JPH0456518A - Ａ／ｄ変換ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明はシーケンサの周辺機器であるＡ／Ｄ変換ユニッ
トに間するものである。

［従来の技術］ 従来のシーケンサのＡ／Ｄ変換ユニットのブロック図を
第５図に示す。

このＡ／Ｄ変換ユニットは４つのアナログ信号を夫々８
ビットのデジタ信号に変換するもので、Ａ／Ｄ変換動作
の中心となるＡ／Ｄコンバータ１は入力端１０〜ｉ、に
入力する入力電圧レンジＯ〜５■の４つのアナログ信号
を選択に応じて８ビットのデジタル信号Ｄ０〜Ｄ？（デ
シマルのＯ〜２５５）に変換するようになっている。

４つの信号入力チャンネルＣＨ０〜ＣＨ３に対応して夫
々設けられたアナログ信号入力回路２゜〜２、にはジャ
ンパースイッチＪ　Ｐ　ｏが夫々設けられ、Ａ端子がオ
ンの時はアナログ信号入力端子工への入力レンジは第６
図（ａ）に示すように０〜５■で、電流制限抵抗Ｒ１、
ボルテージフォロワとして働くオペアンプ３を通してＡ
／Ｄコンバータ１に入力される。

ジャンパースイッチＪＰ、のＢ端子がオンのときは抵抗
Ｒ，，Ｒ２の値を等しい値としているため、アナログ信
号入力端子■への入力レンジは第６図（ｂ）に示すよう
に０〜ＩＯＶとなる。

ノ） 尚ダイオードｄ、ｄはオペアンプ３からの出力が一５〜
ＯＶ、５〜ＩＯＶになるような入力信号が入力されても
Ａ／Ｄコンバータ１が破壊されないように付加した入力
保護用ダイオードである。

また基準電源ＩＣ５は基準電圧■□、をＡ／Ｄコンバー
タ１に与えるための電源回路である。

而して４つのアナログ信号入力回路２゜〜２．からのア
ナログ信号をバスＩ／Ｆ回路４からの２ビットのセレク
ト信号ＳＥＬ、　、ＳＥＬ、と読み出し信号面により選
択してＡ／Ｄコンバータ１で変換すると、その変換され
て得られたデジタル値はバスＩ／Ｆ回路４、データバス
ＤＢ、アドレスバスＡＢ及び読み出し信号ＲＤＢからな
るシーケンサのＩ１０バスを経由してシーケンサのｃｐ
ｕ　（図示せず）に取り込まれることになる。

このように構成した従来のＡ／Ｄ変換ユニットでは入力
レンジ０〜５Ｖ、０〜ＩＯＶどちらの場合も８ビット分
解能（１／２５６）のユニットであった。

［発明が解決しようとする課題］ ところが従来のＡ／Ｄ変換ユニットは上述したように８
ビットの分解能であるとしたが、実際の回路構成部品を
考えた場合、アナログ信号入力回路２゜〜２．内の抵抗
Ｒ，，Ｒ，及びオペアンプ３と、Ａ／Ｄコンバータ２と
に部品のばらつきによる誤差を夫々含んでおり、そのた
めＡ／Ｄ変換された８ビットのデジタル値の内少なくと
も最下位ビットには誤差が含まれ、実使用上シーケンサ
のＣＰＵに取り込んだ８ビットのデジタル値の内置下位
ビットを捨てて、最下位以外の７ビット分をシーケンサ
での制御に用いる場合が多かった。

そのため特にワイドレンジの０〜１０Ｖの場合は実質的
に有効な７ビットだけではＩＯＶの１／１２８単位での
制御となり、入力アナログ量の変化を細やかにシーケン
サに取り込むことができなかった。

本発明は上述の問題点に鑑みてなされたもので、その目
的とするところは８ビットの分解能のＡ／Ｄコンバータ
を使用しても９ビットの分解能のデジタル変換値を得る
ことができるＡ／Ｄ変換ユニットを提供するにある。

［！ｌ！題を解決するための手段］ 上述の目的を達成するために、請求項１記載の発明は複
数のアナログ信号を各別に入力して夫々を一定ビット数
のデジタル値に変換するＡ／Ｄコンバータと、該Ａ／Ｄ
コンバータが入力可能なアナログ信号の最大値の２倍の
値までのアナログ信号を入力して出力する第１のアナロ
グ信号入力回路と、該第１のアナログ信号入力回路に入
力するアナログ信号を同時に入力して該アナログ信号の
極性を反転する反転手段と、該反転手段の出力に上記Ａ
／Ｄコンバータが入力可能なアナログ値の最大値を加算
して出力する加算手段とを備えた第２のアナログ信号入
力回路とを備え、両アナログ信号入力回路の出力を上記
Ａ／Ｄコンバータで各別にデジタル値に変換し、該デジ
タル値の内上記第１のアナログ信号入力回路に対応する
デジタル値が上記Ａ／Ｄコンバータの変換可能な最大値
より小さい場合には上記第１のアナログ信号入力回路の
に対応するデジタル値を下位ビットにセットするととも
に該デジタル値のセットビットより１ビット上位のビッ
トにＯをセットしたデジタル値をＡ／Ｄ変換値として採
用し、上記Ａ／Ｄコンバータで変換されたデジタル値の
内上記第１のアナログ信号入力回路に対応するデジタル
値がＡ／Ｄコンバータの変換可能な最大値であれば第２
のアナログ信号入力回路に対応するデジタル値を下位ビ
ットにセットするとともに該デジタル値のセットビット
より１ビット上位のビットに１をセットしたデジタル値
をＡ／Ｄ変換値として採用するものである。

また請求項２記載の発明は複数のアナログ信号を各別に
入力して夫々を一定ビットのデジタル値に変換するＡ／
Ｄコンバータと、該Ａ／Ｄコンバータの入力可能なアナ
ログ信号の最大値の２倍の値までのアナログ信号を入力
して出力する第１のアナログ信号入力回路と、該第１の
アナログ信号入力回路に入力するアナログ信号を同時に
入力して該アナログ信号の極性を反転する反転手段と、
該反転手段の出力に上記Ａ／Ｄコンバータの入力可能な
アナログ値の最大値を加算して出力する加算手段とを備
えた第２のアナログ信号入力回路と、上記第１．第２の
アナログ信号入力回路に入力するアナログ信号を同時に
入力して１／２に変換したアナログ信号を出力する第３
のアナログ信号入力回路とを備え、第１〜第３のアナロ
グ信号入力回路の出力を上記Ａ／Ｄコンバータで各別に
デジタル値に変換し、この変換されたデジタル値の内上
記第１のアナログ信号入力回路に対応するデジタル値が
上記Ａ／Ｄコンバータの変換可能な最大値の１／２以下
の場合には上記第１のアナログ信号入力回路のデジタル
値を下位ビットにセットするとともに該デジタル値のセ
トビットより１ビット上位のビットにＯをセットしたデ
ジタル値をＡ／Ｄ変換値として採用し、上記Ａ／Ｄコン
バータで変換されたデジタル値の内上記第１のアナログ
信号入力回路に対応するデジタル値が上記Ａ／Ｄコンバ
ータの変換可能な最大値の１／２を越えれば上記第２の
アナログ信号入力回路に対応する変換デジタル値を下位
ビットにセットするとともに該デジタル値のセットビッ
トより１ビット上位のビットに１をセットしたデジタル
値をＡ／Ｄ変換値として採用するものである。

［作用〕 而して本発明Ａ／Ｄ変換ユニットは使用するＡ／Ｄコン
バータで変換して得られるデジタル値のビット数に対し
て１ビット上げたＡ／Ｄ変換分解能が得られることにな
る。従って入力アナログ量の変化を、より細かに且つ少
ない誤差でシーケンサのＣＰＵユニットに取り込んで、
シゲーンス制御することができることになる。

［実施例］ 以下本発明を実施例により説明する。

第１図は本発明の実施例の回路を示しており、この実施
例では信号入力チャンネルＣＨＯ、ＣＨについては従来
のアナログ信号入力回路２ｏ。

２Ｉを備え、信号入力チャンネルＣＨ，のアナログ信号
入力回路２１ではジャンパスイッチＪ　Ｐ　。

のＡ端子側をオンしてＯ〜５ｖレンジに設定している。

信号入力チャンネルＣＨ２のアナログ信号入力回路２２
は図示するようにジャンパースイッチＪＰｏのＡ端子側
をオンしてＯ〜５■レンジに設定し、更に抵抗Ｒ，とオ
ペアンプ３ｚの入力との間に２極連動式のジャンパース
イッチＪＰ、を挿入し、このジャンパースイッチＪＰ、
をＡ端子側に切り換えたときにはアナログ入力が反転入
力端子に接続され、非反転入力端子に電源電圧が接続さ
れ、逆にＢ端子側に切り換えたときにはオペアンプ３２
の非反転入力端子にアナログ入力が接続され、オペアン
プ３□の反転入力端子からはアナログ入力が切り離され
るようになっている。またオペアンプ３、の出力とＡ／
Ｄコンバータの入力との間にはジャンパースイッチＪ　
Ｐ　ｓが挿入され、このジャンパースイッチＪＰ、をＡ
端子側に接続しているときにはオペアンプ３２の出力が
入力信号チャンネルＣＨ，のアナログ信号入力回路２ゴ
へ送られ、またＢ端子側に接続されているときにはオペ
アンプ３２の出力がＡ／Ｄコンバータｌの入力端１２へ
送られる。

一方アナログ信号入力回路２．のオペアンプ３コと抵抗
Ｒ９との間には２極連動式のジャンパースイッチＪＰ２
が挿入され、このジャンパースイッチＪＰ２をＡ端子側
に切り換えたときには上記アナログ信号入力回路２２の
オペアンプ３２の出力が基準電源ＩＣ５からの電圧と加
算される形でオペアンプ３．の反転入力端子に接続され
、逆にＢ端子側に切り換えたときにはオペアンプ３．の
非反転入力端子には当該アナログ入力回路２．の入力端
子Ｉからのアナログ入力が接続され、オペアンプ３ｊの
反転入力端子から上記加算される入力が切り離されるよ
うになっている。ここで図において抵抗Ｒ４とＲ７及び
Ｒ１２とＲ１３は等しい値とし、また抵抗Ｒ６〜Ｒ１＋
も等しい値のものを使用する。

また可変抵抗器ＶＲは基準電源ＩＣ５の出力電圧からほ
ぼ５．０００Ｖを得るように調整するためのものであり
、ここで得る５Ｖの精度はアナログ信号入力回路２１・
・・で発生する誤差より小さい誤差で作られることを条
件とする。

而してジャンパースイッチＪＰ、〜Ｊ　Ｐ　３をＡ端ノ
ド 子側に切り換えることにより分解能を９ビットとするＡ
／Ｄ変換ユニットを構成する一つのアナログ信号入力回
路がアナログ信号入力回路２２．２３により構成でき、
逆にＢ端子側に切り換えることにより従来と同様に各ア
ナログ信号入力回路２２゜２、を独立的働かせることが
できるのである。

いま０〜ＩＯＶレンジのアナログ信号をデジタル変換を
行う場合に当たっては、上記ジャンパースイッチＪＰ、
〜Ｊ　Ｐ　３をＡ端子側に切り換え、ジャンパースイッ
チＪＰ、によりＯ〜５■レンジに設定されている信号入
力チャンネルＣＨ，、ＣＨ２のアナログ信号入力回路２
１．２□に同じ上記アナログ信号を同時に夫々入力し、
第２図に示すシーケンスプログラムをシーケンサで実行
することにより９ビットの分解能のデジタルデータを取
り込むことができるのである。

シーケンサ側ではバスＩ／Ｆ回路４を通じて信号入力チ
ャンネルＣＨ，に対応したアナログ信号入力回路２１か
ら出力されるアナログ信号を変換して得られたデジタル
値及び信号入力チャンネルＣＨ，のアナログ信号入力回
路２．から出力されるアナログ信号を変換して得られた
デジタル値をＡ／Ｄコンバータ１から読み出してデータ
メモリ（図示せず）にセットする。このセットされたデ
ジタル値の内チャンネルＣＨ，に対応するデジタル値が
２５５より小さいかどうかを判定し、小さければ第３図
に示すシーケンサのデータメモリのエリアの１つとして
準備しているファイナル変換値エリアの８８をθにセッ
トする。そして信号人カチャンネＣＨ，の変換されたデ
ジタル値を８８より下位のファイナル変換値エリアＢｅ
〜Ｂ７にセットする。

信号入力チャンネルＣＨ，に対応するデジタル値が２５
５よりも小さくなければ、ファイナル変換値エリアのＢ
８を１にセットする。そして信号入力チャンネルＣＨ３
に対応するデジタル値をファイナル変換値エリアのＢＯ
〜Ｂ７にセットする。

このように本実施例では第１のアナログ信号入力回路と
しては２．を、第２のアナログ信号入力回路としては２
２．２３の組み合わせで形成された回路を用いることに
より、８ビットのＡ／Ｄコンバータ１によるＡ／Ｄ変換
分解能を、９ビットの分解能に上げてその９ビットのデ
ジタル値をシーケンサのＣＰＵに与えることができるの
である。

ところで第１図回路と同じ回路を用いて、第３のアナロ
グ信号入力回路として、信号入力チャンネルＣＨ，のア
ナログ信号入力回路２゜をそのレンジをＯ〜ＩＯＶレン
ジに設定して用い、この信号入力チャンネルＣＨ，の変
換されたデジタル値を利用して９ビットの分解能にする
こともできる。

この場合も信号入力チャンネルＣＨ，，ＣＨ，のレンジ
を上記の実施例の場合と同様に０〜５■レンジに設定し
、信号入力チャンネルＣＨ２，ＣＨｌのジャンパースイ
ッチＪ　Ｐ　＋〜Ｊ　Ｐ　３をＡ端子側に接続しておき
、第４図に示すフローチャートに基づく処理を行う。つ
まりシーケンサのＣＰＵ側では信号入力チャンネルＣＨ
ｏ、ＣＨ、、Ｃ）ｌ　３のアナログ信号入力回路２゜、
２＋、２＊からのアナログ信号を変換して得られたデジ
タル値をバス■／Ｆ回路６を通じてＡ／Ｄコンバータ１
からデータメモリ１に取り込む。そして信号人カチャネ
ネルＣＨ，に対応するデジタル値が１２７以下にあるか
どうかの判定を行い、判定が１２７以下の場合には第３
図に示すシーケンサのデータメモリのエリアの１つとし
て準備しているファイナル変換値エリアのＢ８をＯにセ
ットする。そして信号入力チャンネＣＨ，も対応するデ
ジタル値をファイナル変換値エリアのＢＯ〜Ｂ７にセッ
トする。

信号入力チャンネルＣＨ＋の変換されたデジタル値が１
２７よりも大きければ、ファイナル変換値エリアのＢ８
を１にセットする。そして信号入力チャンネルＣＨ，の
変換されたデジタル値をファイナル変換値エリアのＢｔ
３〜Ｂ７にセットする。

このように本実施例でも８ビットのＡ／Ｄコンバータ１
を用いて９ビットの分解能のデジタル値をシーケンサの
ＣＰＵに与えることができるのである。

［発明の効果］ 本発明Ａ／Ｄ変換ユニットは上述のように構成している
ので、使用するＡ／Ｄコンバータで変換して得られるデ
ジタル値のビ・ット数に対して１ビット上げたＡ／Ｄ変
換分解能が得られ、その結果入力アナログ量の変化を、
より細かにしかも少ない誤差でくシーケンサのＣＰＵユ
ニットに取り込むことができ、制御することが可能とい
う効果がある。

【図面の簡単な説明】

第１図は本発明の回路構成図、第２図は請求項１記載の
発明の実施例の動作説明用フローチャート、第３図は同
上のファイナル変換値エリアの構成図、第４図は請求項
２記載の発明の動作説明用フローチャート、第５図は従
来例の回路構成図、第６図（ａ）（ｂ）は同上のレンジ
設定説明図である。 １はＡ／Ｄコンバータ、２゜〜２．はアナログ信号入力
回路、３２，３．はオペアンプ、５は基準電源ＩＣｌ３
はバスＩ／Ｆ回路、ＪＰ、〜Ｊ　Ｐ　ｚはジャンパース
イッチである。 代理人　弁理士　石　１）長　七 第２図 第３図 第４図 手続補正書く自発） 平成３年　８月３０日

Claims (2)

【特許請求の範囲】
1. （１）複数のアナログ信号を各別に入力して夫々を一定
   ビット数のデジタル値に変換するＡ／Ｄコンバータと、
   該Ａ／Ｄコンバータが入力可能なアナログ信号の最大値
   の２倍の値までのアナログ信号を入力して出力する第１
   のアナログ信号入力回路と、該第１のアナログ信号入力
   回路に入力するアナログ信号を同時に入力して該アナロ
   グ信号の極性を反転する反転手段と、該反転手段の出力
   に上記Ａ／Ｄコンバータが入力可能なアナログ値の最大
   値を加算して出力する加算手段とを備えた第２のアナロ
   グ信号入力回路とを備え、両アナログ信号入力回路の出
   力を上記Ａ／Ｄコンバータで各別にデジタル値に変換し
   、該デジタル値の内上記第１のアナログ信号入力回路に
   対応するデジタル値が上記Ａ／Ｄコンバータの変換可能
   な最大値より小さい場合には上記第１のアナログ信号入
   力回路のに対応するデジタル値を下位ビットにセットす
   るとともに該デジタル値のセットビットより１ビット上
   位のビットに０をセットしたデジタル値をＡ／Ｄ変換値
   として採用し、上記Ａ／Ｄコンバータで変換されたデジ
   タル値の内上記第１のアナログ信号入力回路に対応する
   デジタル値がＡ／Ｄコンバータの変換可能な最大値であ
   れば第２のアナログ信号入力回路に対応するデジタル値
   を下位ビットにセットするとともに該デジタル値のセッ
   トビットより１ビット上位のビットに１をセットしたデ
   ジタル値をＡ／Ｄ変換値として採用することを特徴とす
   るＡ／Ｄ変換ユニット。
2. （２）複数のアナログ信号を各別に入力して夫々を一定
   ビットのデジタル値に変換するＡ／Ｄコンバータと、該
   Ａ／Ｄコンバータの入力可能なアナログ信号の最大値の
   ２倍の値までのアナログ信号を入力して出力する第１の
   アナログ信号入力回路と、該第１のアナログ信号入力回
   路に入力するアナログ信号を同時に入力して該アナログ
   信号の極性を反転する反転手段と、該反転手段の出力に
   上記Ａ／Ｄコンバータの入力可能なアナログ値の最大値
   を加算して出力する加算手段とを備えた第２のアナログ
   信号入力回路と、上記第１、第２のアナログ信号入力回
   路に入力するアナログ信号を同時に入力して１／２に変
   換したアナログ信号を出力する第３のアナログ信号入力
   回路とを備え、第１〜第３のアナログ信号入力回路の出
   力を上記Ａ／Ｄコンバータで各別にデジタル値に変換し
   、この変換されたデジタル値の内上記第１のアナログ信
   号入力回路に対応するデジタル値が上記Ａ／Ｄコンバー
   タの変換可能な最大値の１／２以下の場合には上記第１
   のアナログ信号入力回路のデジタル値を下位ビットにセ
   ットするとともに該デジタル値のセトビットより１ビッ
   ト上位のビットに０をセットしたデジタル値をＡ／Ｄ変
   換値として採用し、上記Ａ／Ｄコンバータで変換された
   デジタル値の内上記第１のアナログ信号入力回路に対応
   するデジタル値が上記Ａ／Ｄコンバータの変換可能な最
   大値の１／２を越えれば上記第２のアナログ信号入力回
   路に対応する変換デジタル値を下位ビットにセットする
   とともに該デジタル値のセットビットより１ビット上位
   のビットに１をセットしたデジタル値をＡ／Ｄ変換値と
   して採用することを特徴とするＡ／Ｄ変換ユニット。