JPH01100973A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01100973A JPH01100973A JP62259161A JP25916187A JPH01100973A JP H01100973 A JPH01100973 A JP H01100973A JP 62259161 A JP62259161 A JP 62259161A JP 25916187 A JP25916187 A JP 25916187A JP H01100973 A JPH01100973 A JP H01100973A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- gate
- impurity
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
夜！分！
本発明は半導体装置、特にＣ−ＭＯ３型薄膜トランジス
ター（Ｔ Ｐ Ｔ）の製造方法に関する。
ター（Ｔ Ｐ Ｔ）の製造方法に関する。
丈米挟！
同一基板上にｎ−チャンネルＴＰＴ及びＰ−チャンネル
ＴＰＴを隣接して設けた半導体装置。
ＴＰＴを隣接して設けた半導体装置。
例えばＣ−ＭＯ５型ＴＰＴには活性層（ソース・ドレイ
ンを含む）の材料としてポリシリコン（ｐｏｌｙ−Ｓ
ｉ）のようなＳｉ半導体が、またゲート電極の材料とし
て高融点金属の他にｐｏｌｙ−Ｓ Ｌが広く使用されて
いる。この種のＴＰＴの製造方法としては例えば第１図
に示すように、まずガラス板のような絶縁基板１上に減
圧ＣＶＤ法でＳｉ半導体、例えばｐｏｌｙ−Ｓ ｉ膜を
形成し、ｎ−チャンネル及びｐ−チャンネルのトランジ
スターとなる部分を残してパターンニングしてρｏｌｙ
、−８ｉ活性層２，２′を形成する〔第１図ａ）〕。
ンを含む）の材料としてポリシリコン（ｐｏｌｙ−Ｓ
ｉ）のようなＳｉ半導体が、またゲート電極の材料とし
て高融点金属の他にｐｏｌｙ−Ｓ Ｌが広く使用されて
いる。この種のＴＰＴの製造方法としては例えば第１図
に示すように、まずガラス板のような絶縁基板１上に減
圧ＣＶＤ法でＳｉ半導体、例えばｐｏｌｙ−Ｓ ｉ膜を
形成し、ｎ−チャンネル及びｐ−チャンネルのトランジ
スターとなる部分を残してパターンニングしてρｏｌｙ
、−８ｉ活性層２，２′を形成する〔第１図ａ）〕。
ついで熱酸化によりゲート絶縁膜３，３′を形成し、引
続き両トランジスターに前述のような方法でｐｏｌｙ−
Ｓ ｉゲート膜４を形成し、その上からイオン打込法に
より不純物イオン、例えばＰ９イオン５を打込んでこの
ｐｏｌｙ−Ｓ ｉ膜４全体にこの不純物イオンを拡散、
低抵抗化させる〔第１図ｂ）〕０次に両トランジスター
をレジスト膜６，６′を残してパターンニングしてゲー
ト絶縁膜はゲート絶縁層、ゲート膜はゲート電極とする
〔第１図Ｃ）〕０次に一方のトランジスター、例えばｎ
−チャンネルトランジスターを新たなレジスト膜７で被
覆した後、前述のような方法でＢ＋イオン８を打込んで
ｐ−チャンネルトランジスターの活性層２′内ソース・
ドレイン領域にこの不純物イオンを拡散、低抵抗化させ
る〔第１図ｄ）〕、引続きレジスト膜６゜６′、７を剥
離後、今度はｐ−チャンネルトランジスターを新たなレ
ジスト膜９で被覆して前記とは異種の不純物イオン、例
えばＰ０イオン１０を打込んでｎ−チャンネルトランジ
スターの活性層２内ソース・ドレイン領域にこの不純物
イオンを拡散、低抵抗化させる（第１図６））。
続き両トランジスターに前述のような方法でｐｏｌｙ−
Ｓ ｉゲート膜４を形成し、その上からイオン打込法に
より不純物イオン、例えばＰ９イオン５を打込んでこの
ｐｏｌｙ−Ｓ ｉ膜４全体にこの不純物イオンを拡散、
低抵抗化させる〔第１図ｂ）〕０次に両トランジスター
をレジスト膜６，６′を残してパターンニングしてゲー
ト絶縁膜はゲート絶縁層、ゲート膜はゲート電極とする
〔第１図Ｃ）〕０次に一方のトランジスター、例えばｎ
−チャンネルトランジスターを新たなレジスト膜７で被
覆した後、前述のような方法でＢ＋イオン８を打込んで
ｐ−チャンネルトランジスターの活性層２′内ソース・
ドレイン領域にこの不純物イオンを拡散、低抵抗化させ
る〔第１図ｄ）〕、引続きレジスト膜６゜６′、７を剥
離後、今度はｐ−チャンネルトランジスターを新たなレ
ジスト膜９で被覆して前記とは異種の不純物イオン、例
えばＰ０イオン１０を打込んでｎ−チャンネルトランジ
スターの活性層２内ソース・ドレイン領域にこの不純物
イオンを拡散、低抵抗化させる（第１図６））。
レジスト膜９を除去後、最後に両トランジスターに常法
によりＳｉＯ２のような層間絶縁膜１１を形成し、更に
コンタクトホール形成後、ＡＱのような金属を蒸着して
金属電極１２を形成後、パターンニングすればＣ−ＭＯ
８型ＴＰＴが得られる〔第１図ｆ））、なお、：のＣ−
ＭＯ８型ＴＰＴの平面図を第２図〔図中Ａ−Ｂ部分の断
面図は第１図ｆ）に相当〕に示す。
によりＳｉＯ２のような層間絶縁膜１１を形成し、更に
コンタクトホール形成後、ＡＱのような金属を蒸着して
金属電極１２を形成後、パターンニングすればＣ−ＭＯ
８型ＴＰＴが得られる〔第１図ｆ））、なお、：のＣ−
ＭＯ８型ＴＰＴの平面図を第２図〔図中Ａ−Ｂ部分の断
面図は第１図ｆ）に相当〕に示す。
第１図の製造方法ではゲート電極は例えばｎ型の単一極
性となるが、 ｄ）及びｅ）の工程でフォトリソグラフ
ィー・エツチングが２回必要なこと及びイオン打込法を
採用しているため、コスト高は免かれない、そこで第３
図のような製造方法が提案されている。この方法ではま
ず第１図ａ）の工程と同様に基板１上にｐｏｌｙ−Ｓ
Ｌ活性層２，２′を形成する〔第１図ａ）〕６次にゲー
ト膜の低抵抗化を行なわない他は第１図ｂ）の工程と同
様にして各活性層２，２′上にゲート絶縁膜３，３′を
形成し、引続き両トランジスターにｐｏｌｙ−Ｓ ｉ膜
４を形成する〔第３図ｂ）］、次にレジスト膜を残さな
い他は第１図Ｃ）の工程と同様に各トランジスターのゲ
ート膜をパターンニングする〔第３図Ｇ）〕０次に一方
のトランジスター、例えばｎ−チャンネルトランジスタ
ーを塗布又はＣＶＤ法により燐系（燐ガラス系）不純物
拡散剤膜１３で被覆し、引続き両トランジスターを塗布
又はＣＶＤ法により硼素系（硼素ガラス系）拡散剤膜１
４で被覆した後。
性となるが、 ｄ）及びｅ）の工程でフォトリソグラフ
ィー・エツチングが２回必要なこと及びイオン打込法を
採用しているため、コスト高は免かれない、そこで第３
図のような製造方法が提案されている。この方法ではま
ず第１図ａ）の工程と同様に基板１上にｐｏｌｙ−Ｓ
Ｌ活性層２，２′を形成する〔第１図ａ）〕６次にゲー
ト膜の低抵抗化を行なわない他は第１図ｂ）の工程と同
様にして各活性層２，２′上にゲート絶縁膜３，３′を
形成し、引続き両トランジスターにｐｏｌｙ−Ｓ ｉ膜
４を形成する〔第３図ｂ）］、次にレジスト膜を残さな
い他は第１図Ｃ）の工程と同様に各トランジスターのゲ
ート膜をパターンニングする〔第３図Ｇ）〕０次に一方
のトランジスター、例えばｎ−チャンネルトランジスタ
ーを塗布又はＣＶＤ法により燐系（燐ガラス系）不純物
拡散剤膜１３で被覆し、引続き両トランジスターを塗布
又はＣＶＤ法により硼素系（硼素ガラス系）拡散剤膜１
４で被覆した後。
これを９００〜１１００℃で高温熱処理することにより
ｎ−チャンネルトランジスターのゲート層及び活性層２
内ソース・ドレイン領域にはＰ０イオンを、またｐ−チ
ャンネルトランジスターのゲート層及び活性層２′内ソ
ース・ドレイン領域にはＢ０イオンを拡散、低抵抗化さ
せる〔第３図ｄ）〕、以下、第１図ｆ）の場合と同様、
不要な皮膜を除去後１層間絶縁膜１１、コンタクトホー
ル及び金属電極１２を形成すればＣ−ＭＯ５型ＴＰＴが
完成する。なおこのＣ−ＭＯ５型ＴＰＴの平面図を第４
図〔図中Ａ−Ｂ部分は第３図ｆ）に相当〕に示した。
ｎ−チャンネルトランジスターのゲート層及び活性層２
内ソース・ドレイン領域にはＰ０イオンを、またｐ−チ
ャンネルトランジスターのゲート層及び活性層２′内ソ
ース・ドレイン領域にはＢ０イオンを拡散、低抵抗化さ
せる〔第３図ｄ）〕、以下、第１図ｆ）の場合と同様、
不要な皮膜を除去後１層間絶縁膜１１、コンタクトホー
ル及び金属電極１２を形成すればＣ−ＭＯ５型ＴＰＴが
完成する。なおこのＣ−ＭＯ５型ＴＰＴの平面図を第４
図〔図中Ａ−Ｂ部分は第３図ｆ）に相当〕に示した。
第３図の製造方法では両トランジスターのゲート層及び
ソース・ドレイン領域に不純物を同時に拡散することが
可能であるが、第４図に示すように不純物拡散剤膜の高
温熱処理後、得られるゲート電極に高抵抗のｐ−ｎ接合
が生じる結果、駆動速度の低下を招く原因となる。
ソース・ドレイン領域に不純物を同時に拡散することが
可能であるが、第４図に示すように不純物拡散剤膜の高
温熱処理後、得られるゲート電極に高抵抗のｐ−ｎ接合
が生じる結果、駆動速度の低下を招く原因となる。
■−−血
本発明の目的はｎ−、ｐ−両チャンネルトランジスター
のゲート層及びソース・ドレイン領域への不純物拡散を
１回の熱処理で行なえる上。
のゲート層及びソース・ドレイン領域への不純物拡散を
１回の熱処理で行なえる上。
両トランジスターのゲート電極を単一極性で形成でき、
従って工程簡略化及びコスト低下と同時に駆動速度の向
上が可能な半導体装置の製造方法を提供することである
。
従って工程簡略化及びコスト低下と同時に駆動速度の向
上が可能な半導体装置の製造方法を提供することである
。
盈−一腹
本発明の半導体装置の製造方法は同−絶縁基板上にｎ−
チャンネル薄膜トランジスター及びｐ−チャンネル薄膜
トランジスターが隣接して形成されるように、基板上に
各トランジスター毎にＳｉ半導体活性層、Ｓｉｏ、ゲー
ト絶縁層及びｐｏｌｙ−Ｓ ｉゲート層を設けた後、各
トランジスターのゲート層及び活性層内ソース・ドレイ
ン領域に不純物拡散を行なって夫々ゲート電極及びソー
ス・ドレインを形成する工程を含む半導体装置の製造方
法において、前記不純物拡散を。
チャンネル薄膜トランジスター及びｐ−チャンネル薄膜
トランジスターが隣接して形成されるように、基板上に
各トランジスター毎にＳｉ半導体活性層、Ｓｉｏ、ゲー
ト絶縁層及びｐｏｌｙ−Ｓ ｉゲート層を設けた後、各
トランジスターのゲート層及び活性層内ソース・ドレイ
ン領域に不純物拡散を行なって夫々ゲート電極及びソー
ス・ドレインを形成する工程を含む半導体装置の製造方
法において、前記不純物拡散を。
ａ） Ｐ−９ｎ−両チャンネルトランジスターのゲー
ト層上に同種の不純物拡散剤層及びその上にＳｉＯ２層
を形成し。
ト層上に同種の不純物拡散剤層及びその上にＳｉＯ２層
を形成し。
ｂ）一方のトランジスターを前記と同種の不純物拡散剤
膜で被覆し、 Ｃ）両トランジスターを前記とは異種の不純物拡散剤膜
で被覆した後、 ｄ） これを高温熱処理する ことにより行なうことを特徴とするものである。
膜で被覆し、 Ｃ）両トランジスターを前記とは異種の不純物拡散剤膜
で被覆した後、 ｄ） これを高温熱処理する ことにより行なうことを特徴とするものである。
本発明方法を第５図の実施例に従って具体的に説明する
と、まず第１図ａ）の工程と同様に基板１上にＳｉ半導
体活性層、例えばｐｏｌｙ−Ｓ ｉ活性層２，２′を形
成する〔第５図ａ））。なお半導体としてはｐｏｌｙ−
Ｓ ｉの他に単結晶ｓｉ、非晶質Ｓｉ等も使用できる０
次に第２図ｂ）の工程と同様に各活性層２，２′上に熱
酸化にょリゲート絶縁膜３，３′を形成した後１両トラ
ンジスターに減圧ＣＶＤ法でｐｏｌｙ−Ｓ ｉゲート膜
４を ゛形成する〔第５図ｂ）〕１次にゲート
膜の低抵抗化のために全表面に不純物拡散剤膜、例えば
燐ガラス拡散剤（Ｐ Ｓ Ｇ）膜１５を塗布法又はＣＶ
Ｄ法で形成し、引続きＰＳＧ膜を保護するためにＳｉＯ
□膜１６を減圧ＣＶＤ法で形成する〔第５図ｃ））、次
にフォトリソグラフィー・エツチング法でレジストパタ
ーンを形成し、Ｓｉｎ。
と、まず第１図ａ）の工程と同様に基板１上にＳｉ半導
体活性層、例えばｐｏｌｙ−Ｓ ｉ活性層２，２′を形
成する〔第５図ａ））。なお半導体としてはｐｏｌｙ−
Ｓ ｉの他に単結晶ｓｉ、非晶質Ｓｉ等も使用できる０
次に第２図ｂ）の工程と同様に各活性層２，２′上に熱
酸化にょリゲート絶縁膜３，３′を形成した後１両トラ
ンジスターに減圧ＣＶＤ法でｐｏｌｙ−Ｓ ｉゲート膜
４を ゛形成する〔第５図ｂ）〕１次にゲート
膜の低抵抗化のために全表面に不純物拡散剤膜、例えば
燐ガラス拡散剤（Ｐ Ｓ Ｇ）膜１５を塗布法又はＣＶ
Ｄ法で形成し、引続きＰＳＧ膜を保護するためにＳｉＯ
□膜１６を減圧ＣＶＤ法で形成する〔第５図ｃ））、次
にフォトリソグラフィー・エツチング法でレジストパタ
ーンを形成し、Ｓｉｎ。
膜１６面から順次、下層のＰＳＧ膜１５、ｐｏｌｙ−Ｓ
Ｌゲート膜４．ＳｉＯ２ゲート絶縁膜３に向がってド
ライエツチングして夫々ＳｉＯ２層１６、ＰＳＧ層１５
、ゲート層４、ゲート絶縁層３を形成する〔第５図ｄ）
〕１次に第３図ｄ）゛の工程と同様に一方のトランジス
ター、例えばｎ−チャンネルトランジスターを塗布法又
はＣＶＤ法によりＰＳＧ膜１３で被覆した後、全体を同
様な方法により更に前記とは異種の不純物拡散剤膜、例
えば硼素ガラス拡散剤膜１４で被覆する〔第５図ｅ））
、引続きこれを９００〜１１００℃で高温熱処理すれば
各トランジスターのゲート層４にはＰＳＧ層１５からの
不純物イオンＰ０が、ｎ−チャンネルトランジスターの
活性層２内ソース・ドレイン領域にはＰＳＧ膜１３から
の不純物イオンＰ０が、またｐ−チャンネルトランジス
ターの活性層２′内ソース・ドレイン領域にはＢＳＧ膜
１１からの不純物イオンＢ＋が同時に熱拡散され〔第５
図ｆ）〕、両トランジスターにおいてゲート層及 ４
びソース・ドレイン領域の低抵抗化が同時に達成される
。なおこぎで形成される各ゲート電極は以上の説明から
判るように同一極性のものである。最後に不要となった
両不純物拡散剤膜１３゜１４をＨＦ水溶液のようなエツ
チング剤でエツチング除去後、第１図ｆ）の工程と同様
に眉間絶縁膜１１．コンタクトホール及び金属電極１２
を形成してｎ−チャンネルＴＰＴ及びｐ−チャンネルＴ
ＰＴとする〔第５図ｇ）〕。
Ｌゲート膜４．ＳｉＯ２ゲート絶縁膜３に向がってド
ライエツチングして夫々ＳｉＯ２層１６、ＰＳＧ層１５
、ゲート層４、ゲート絶縁層３を形成する〔第５図ｄ）
〕１次に第３図ｄ）゛の工程と同様に一方のトランジス
ター、例えばｎ−チャンネルトランジスターを塗布法又
はＣＶＤ法によりＰＳＧ膜１３で被覆した後、全体を同
様な方法により更に前記とは異種の不純物拡散剤膜、例
えば硼素ガラス拡散剤膜１４で被覆する〔第５図ｅ））
、引続きこれを９００〜１１００℃で高温熱処理すれば
各トランジスターのゲート層４にはＰＳＧ層１５からの
不純物イオンＰ０が、ｎ−チャンネルトランジスターの
活性層２内ソース・ドレイン領域にはＰＳＧ膜１３から
の不純物イオンＰ０が、またｐ−チャンネルトランジス
ターの活性層２′内ソース・ドレイン領域にはＢＳＧ膜
１１からの不純物イオンＢ＋が同時に熱拡散され〔第５
図ｆ）〕、両トランジスターにおいてゲート層及 ４
びソース・ドレイン領域の低抵抗化が同時に達成される
。なおこぎで形成される各ゲート電極は以上の説明から
判るように同一極性のものである。最後に不要となった
両不純物拡散剤膜１３゜１４をＨＦ水溶液のようなエツ
チング剤でエツチング除去後、第１図ｆ）の工程と同様
に眉間絶縁膜１１．コンタクトホール及び金属電極１２
を形成してｎ−チャンネルＴＰＴ及びｐ−チャンネルＴ
ＰＴとする〔第５図ｇ）〕。
以上の方法で用いられる材料、各層又は膜の厚さ、不純
物ドーズ量等は従来と全く同様でよい。
物ドーズ量等は従来と全く同様でよい。
勲−一一釆一
以上の如く本発明方法はゲート層及びソース・ドレイン
領域への不純物拡散を１回の高温熱処理で行ない、しか
も形成される両ゲート電極は単一極性なので、製造工程
が簡略化される上、安価で高速駆動可能なＣ−ＭＯ８型
ＴＰＴを提供することができる。
領域への不純物拡散を１回の高温熱処理で行ない、しか
も形成される両ゲート電極は単一極性なので、製造工程
が簡略化される上、安価で高速駆動可能なＣ−ＭＯ８型
ＴＰＴを提供することができる。
第１図及び第３図は各々従来のＣ−ＭＯ８型ＴＰＴの一
例の製造工程図、第２図及び第４図は夫々第１図ｆ）及
び第３図ｅ）に対応する平面図、第５図は本発明方法の
一例の製造工程図である。 １・・・絶縁基板 ２．２’−８ｉ半導体、特にｐｏｌｙ−Ｓ Ｌ活性層３
．３′・・・Ｓｉｏ、ゲート酸化膜又は層４・・・ｐｏ
ｌｙ−Ｓ Ｌゲート膜又は層５・・・不純物イオン、特
にＰ０打込み６．６’、７．９・・・レジスト膜 ８・・・不純物イオン、特に８０打込み１０・・・不純
物イオン、特にＰ０打込み１１・・・層間絶縁膜
１２・・・金属電極１３・・・不純物拡散剤膜、特
に燐系拡散剤膜１４・・・不純物拡散剤膜、特に硼素系
拡散剤膜１５・・・不純物拡散剤膜又は層、特に燐系拡
散剤膜又は層１６・・・ＳｉＯ２膜又は層 第１図 第３図
例の製造工程図、第２図及び第４図は夫々第１図ｆ）及
び第３図ｅ）に対応する平面図、第５図は本発明方法の
一例の製造工程図である。 １・・・絶縁基板 ２．２’−８ｉ半導体、特にｐｏｌｙ−Ｓ Ｌ活性層３
．３′・・・Ｓｉｏ、ゲート酸化膜又は層４・・・ｐｏ
ｌｙ−Ｓ Ｌゲート膜又は層５・・・不純物イオン、特
にＰ０打込み６．６’、７．９・・・レジスト膜 ８・・・不純物イオン、特に８０打込み１０・・・不純
物イオン、特にＰ０打込み１１・・・層間絶縁膜
１２・・・金属電極１３・・・不純物拡散剤膜、特
に燐系拡散剤膜１４・・・不純物拡散剤膜、特に硼素系
拡散剤膜１５・・・不純物拡散剤膜又は層、特に燐系拡
散剤膜又は層１６・・・ＳｉＯ２膜又は層 第１図 第３図
Claims (1)
- 【特許請求の範囲】 １、同一絶縁基板上にｎ−チャンネル薄膜トランジスタ
ー及びｐ−チャンネル薄膜トランジスターが隣接して形
成されるように、基板上に各トランジスター毎にＳｉ半
導体活性層、ＳｉＯ＿２ゲート絶縁層及びｐｏｌｙ−Ｓ
ｉゲート層を設けた後、各トランジスターのゲート層及
び活性層内ソース・ドレイン領域に不純物拡散を行なっ
て夫々ゲート電極及びソース・ドレインを形成する工程
を含む半導体装置の製造方法において、前記不純物拡散
を、 ａ）ｐ−、ｎ−両チャンネルトランジスターのゲート層
上に同種の不純物拡散剤層及びその 上にＳｉＯ＿２層を形成し、 ｂ）一方のトランジスターを前記と同種の不純物拡散剤
膜で被覆し、 ｃ）引続き両トランジスターを前記とは異種の不純物拡
散剤膜で被覆した後、 ｄ）これを高温熱処理する ことにより行なうことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259161A JPH01100973A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259161A JPH01100973A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100973A true JPH01100973A (ja) | 1989-04-19 |
Family
ID=17330197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259161A Pending JPH01100973A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
| US5316960A (en) * | 1989-07-11 | 1994-05-31 | Ricoh Company, Ltd. | C-MOS thin film transistor device manufacturing method |
| JPH0738118A (ja) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| US5897364A (en) * | 1996-06-24 | 1999-04-27 | Chartered Semiconductor Manufacturing, Ltd. | Method of forming N- and P-channel transistors with shallow junctions |
-
1987
- 1987-10-14 JP JP62259161A patent/JPH01100973A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316960A (en) * | 1989-07-11 | 1994-05-31 | Ricoh Company, Ltd. | C-MOS thin film transistor device manufacturing method |
| EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
| JPH0738118A (ja) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| US5897364A (en) * | 1996-06-24 | 1999-04-27 | Chartered Semiconductor Manufacturing, Ltd. | Method of forming N- and P-channel transistors with shallow junctions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5946107B2 (ja) | Ｍｉｓ型半導体装置の製造法 | |
| JPH01100973A (ja) | 半導体装置の製造方法 | |
| JPH04154162A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH01100972A (ja) | 半導体装置 | |
| JPS62104078A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6123363A (ja) | 半導体装置およびその製造方法 | |
| JP2739593B2 (ja) | 半導体装置の製造法 | |
| JPH04303944A (ja) | 半導体装置の製造方法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JPH01171274A (ja) | 薄膜トランジスターの製造方法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPS6051275B2 (ja) | 半導体装置の製造方法 | |
| JPH01110761A (ja) | 半導体装置の製造方法 | |
| JP2538600B2 (ja) | 半導体装置の製造方法 | |
| JP3070090B2 (ja) | 半導体装置の製造方法 | |
| JPS62115776A (ja) | 半導体装置の製造方法 | |
| JPS6047749B2 (ja) | 半導体装置の製造方法 | |
| JPH0336751A (ja) | 半導体装置の製造方法 | |
| JPH01194453A (ja) | 半導体装置 | |
| JPH0457321A (ja) | ポリサイド素子の形成方法 | |
| JPH01137673A (ja) | 半導体装置の製造方法 | |
| JPH01173649A (ja) | 薄膜トランジスターの製造方法 | |
| JPH03297172A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0370144A (ja) | 半導体装置の製造方法 | |
| JPS60254751A (ja) | 半導体装置の製造方法 |