JPH045865A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH045865A JPH045865A JP2106377A JP10637790A JPH045865A JP H045865 A JPH045865 A JP H045865A JP 2106377 A JP2106377 A JP 2106377A JP 10637790 A JP10637790 A JP 10637790A JP H045865 A JPH045865 A JP H045865A
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- JP
- Japan
- Prior art keywords
- layer
- polycrystalline silicon
- gate electrode
- semiconductor memory
- oxide film
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体記憶装置及びその製造方法に関するもの
で、特にＥＰＲＯＭＳＥＥＰＲＯＭといった２層以上の
ゲート電極層を有し、かつゲート電極層の長さが長く、
そこでの信号遅延を最小限とする為、第２層目のゲート
に抵抗の低い高融点金属や、あるいはそのシリサイド層
を用いるようなデバイスに使用される。
で、特にＥＰＲＯＭＳＥＥＰＲＯＭといった２層以上の
ゲート電極層を有し、かつゲート電極層の長さが長く、
そこでの信号遅延を最小限とする為、第２層目のゲート
に抵抗の低い高融点金属や、あるいはそのシリサイド層
を用いるようなデバイスに使用される。
（従来の技術）
従来、２層ゲートを有する例えばＥＰＲＯＭのメモリセ
ルは第２図（ａ）〜（Ｃ）に示す方法により製造されて
いる。
ルは第２図（ａ）〜（Ｃ）に示す方法により製造されて
いる。
まず、例えばＰ型シリコン基板１−の表面に素子分離領
域としてのフィールド酸化膜２を形成し、このフィール
ド酸化膜２で分離された基板１の島領域表面に第１のゲ
ート酸化膜４を形成した後、全面に第一層目のゲート電
極（フローティングゲート）となる第１の多結晶シリコ
ン層５を形成する（第２図（ａ）図示）。つづいて、こ
の多結晶シリコン層５をパターニングして浮遊ゲート６
を形成した後、これを熱酸化処理して薄い第２のゲート
酸化膜７を形成する（同図（ｂ）図示）。次いで、全面
に第２層目のゲート電極（制御ゲート）となる第２の多
結晶シリコン層を堆積し、パタニングして制御ゲート８
を形成する（同図（Ｃ）図示）。以下、図示しないが、
制御ゲート８をマスクとしてｎ型不純物を基板１にイオ
ン注入し、活性化してｎ十型のソース、ドレイン領域を
形成した後、ＣＶＤ−８ｉ０２の膜の堆積、コンタクト
ポールの開孔、ＡΩ配線の形成を行うことによりＥＰＲ
ＯＭのメモリセルを製造する。
域としてのフィールド酸化膜２を形成し、このフィール
ド酸化膜２で分離された基板１の島領域表面に第１のゲ
ート酸化膜４を形成した後、全面に第一層目のゲート電
極（フローティングゲート）となる第１の多結晶シリコ
ン層５を形成する（第２図（ａ）図示）。つづいて、こ
の多結晶シリコン層５をパターニングして浮遊ゲート６
を形成した後、これを熱酸化処理して薄い第２のゲート
酸化膜７を形成する（同図（ｂ）図示）。次いで、全面
に第２層目のゲート電極（制御ゲート）となる第２の多
結晶シリコン層を堆積し、パタニングして制御ゲート８
を形成する（同図（Ｃ）図示）。以下、図示しないが、
制御ゲート８をマスクとしてｎ型不純物を基板１にイオ
ン注入し、活性化してｎ十型のソース、ドレイン領域を
形成した後、ＣＶＤ−８ｉ０２の膜の堆積、コンタクト
ポールの開孔、ＡΩ配線の形成を行うことによりＥＰＲ
ＯＭのメモリセルを製造する。
（発明が解決しようとする課題）
しかしながら、前述した方法によれば全面に第１の多結
晶シリコン層５を形成した後、これをパターニングする
ことにより浮遊ゲート６を形成するため、浮遊ゲート６
間の溝部９が発生する。
晶シリコン層５を形成した後、これをパターニングする
ことにより浮遊ゲート６を形成するため、浮遊ゲート６
間の溝部９が発生する。
しかるに、最近、素子の高速動作化を図るために多結晶
シリコン層の代り又はその上部に高融点金属又は高融点
金属シリサイド層が用いられている。
シリコン層の代り又はその上部に高融点金属又は高融点
金属シリサイド層が用いられている。
しかしながら、そのような高融点金属あるいはそのシリ
サイド層を用いた場合、熱処理時に前述した浮遊ゲート
間の溝部の断差部において、機械的応力によりそれら高
融点金属層あるいは、そのシリサイド層にクラックが入
り抵抗上昇を招いたり切断したりすることがある。また
これらの層を堆積する際に例えばスパッタ法などの一般
的な方法を用いると、溝部内に充分均一な膜厚でスパッ
タできず、膜厚が薄くなって同様に抵抗上昇をもたらす
事がある。さらに、その制御ゲート層をエツチングする
場合、特に高融点金属あるいはそのシリサイド層とその
下地の多結晶シリンコ層をエツチングする事になるが、
その際、高融点金属あるいはそのシリサイド層と、多結
晶シリコン層のエツチングにおいてエツチング形状や下
地絶縁膜との選択比の観点からエツチング条件を変えた
方が良い場合が多い。その際に溝部内に高融点金属ある
いはそのシリサイド層が入り込んでいると、その断差部
に存在する高融点金属あるいはそのシリサイド層をエツ
チング除去する為に、特に異方性エツチングを用いた場
合、充分なオーバーエツチングが必要となり、そのオー
バーエツチング中に平面部下地の多結晶シリコン層が高
融点金属シリサイドをエツチングする条件でエツチング
されて１７まい、不都合を生じる場合もある。つまり、
溝部９か存在する串により、抵抗上昇や加工の困難さの
増大といった問題か引き起こされる。
サイド層を用いた場合、熱処理時に前述した浮遊ゲート
間の溝部の断差部において、機械的応力によりそれら高
融点金属層あるいは、そのシリサイド層にクラックが入
り抵抗上昇を招いたり切断したりすることがある。また
これらの層を堆積する際に例えばスパッタ法などの一般
的な方法を用いると、溝部内に充分均一な膜厚でスパッ
タできず、膜厚が薄くなって同様に抵抗上昇をもたらす
事がある。さらに、その制御ゲート層をエツチングする
場合、特に高融点金属あるいはそのシリサイド層とその
下地の多結晶シリンコ層をエツチングする事になるが、
その際、高融点金属あるいはそのシリサイド層と、多結
晶シリコン層のエツチングにおいてエツチング形状や下
地絶縁膜との選択比の観点からエツチング条件を変えた
方が良い場合が多い。その際に溝部内に高融点金属ある
いはそのシリサイド層が入り込んでいると、その断差部
に存在する高融点金属あるいはそのシリサイド層をエツ
チング除去する為に、特に異方性エツチングを用いた場
合、充分なオーバーエツチングが必要となり、そのオー
バーエツチング中に平面部下地の多結晶シリコン層が高
融点金属シリサイドをエツチングする条件でエツチング
されて１７まい、不都合を生じる場合もある。つまり、
溝部９か存在する串により、抵抗上昇や加工の困難さの
増大といった問題か引き起こされる。
本発明は一ト記事情を鑑みてなされたもので、第２層目
のゲートの高融点金属又はそのシリサイド層を平坦化し
てクラック発生や堆積時の膜厚不均一による抵抗上昇や
、加圧の困難性を低減させることを目的としている 本発明は、（１）２層以上のゲート電極を有しそのうち
の下層のゲート電極が略同じ大きさの多数の溝部を有し
てその」二に上層のゲート電極が形成される半導体記憶
装置において、前記上層のゲート電極がポリシリコンと
高融点金属またはそのシリサイドの複合構造であり、前
記ポリシリコン層の層厚が、前記下層のゲート電極によ
って形成される前記各溝部の１／２以上としたことを特
徴とする半導体記憶装置である。また本発明は、（２）
２層以上のゲート電極を有しそのうちの下層のゲート電
極が略同じ大きさの多数の溝部を有しその上に上層のゲ
ート電極が形成される半導体記憶装置の製造方法におい
て、前記上層のゲート電極の一部となるポリシリコン層
の堆積後該層の上部側をエツチング除去してから高融点
金属またはそのシリサイド層を、残存したポリシリコン
層上に形成することを特徴とする半導体記憶装置の製造
方法である。
のゲートの高融点金属又はそのシリサイド層を平坦化し
てクラック発生や堆積時の膜厚不均一による抵抗上昇や
、加圧の困難性を低減させることを目的としている 本発明は、（１）２層以上のゲート電極を有しそのうち
の下層のゲート電極が略同じ大きさの多数の溝部を有し
てその」二に上層のゲート電極が形成される半導体記憶
装置において、前記上層のゲート電極がポリシリコンと
高融点金属またはそのシリサイドの複合構造であり、前
記ポリシリコン層の層厚が、前記下層のゲート電極によ
って形成される前記各溝部の１／２以上としたことを特
徴とする半導体記憶装置である。また本発明は、（２）
２層以上のゲート電極を有しそのうちの下層のゲート電
極が略同じ大きさの多数の溝部を有しその上に上層のゲ
ート電極が形成される半導体記憶装置の製造方法におい
て、前記上層のゲート電極の一部となるポリシリコン層
の堆積後該層の上部側をエツチング除去してから高融点
金属またはそのシリサイド層を、残存したポリシリコン
層上に形成することを特徴とする半導体記憶装置の製造
方法である。
即ち、本発明は、上層（第２層目のゲート電極）を高融
点金属又はそのシリサイド層と多結晶シリコンの多層構
造（ポリサイド）とする際に、その下層（下地の多結晶
シリコン層）の厚さを下地溝部の最長幅の１／２以上と
して溝部を埋め込んでしまうものである。さらに、その
際溝幅が大きすぎる等で多結晶シリコンの膜厚が非常に
厚くなり、その結果として第２層目のゲート電極層が厚
くなりすぎて、加圧性や後工程の難易度を増すような場
合は、これをある程度削ってから高融点金属あるいはそ
のシリサイド層を形成して、工程の簡易化を図ったもの
である。
点金属又はそのシリサイド層と多結晶シリコンの多層構
造（ポリサイド）とする際に、その下層（下地の多結晶
シリコン層）の厚さを下地溝部の最長幅の１／２以上と
して溝部を埋め込んでしまうものである。さらに、その
際溝幅が大きすぎる等で多結晶シリコンの膜厚が非常に
厚くなり、その結果として第２層目のゲート電極層が厚
くなりすぎて、加圧性や後工程の難易度を増すような場
合は、これをある程度削ってから高融点金属あるいはそ
のシリサイド層を形成して、工程の簡易化を図ったもの
である。
（実施例）
以下、本発明の実施例を、ＥＰＲＯＭセルアレイに用い
た場合の製造実施例につき、第１図（ａ）〜（ｄ）を用
いて説明する。
た場合の製造実施例につき、第１図（ａ）〜（ｄ）を用
いて説明する。
まず第１図（ａ）に示すように、Ｐ形シリコン基板２０
１上に５００ｎｍの素子分離酸化膜２０２．２０ｎｍの
第一ゲート酸化膜２０３を周知の方法で形成し、その上
部に第１層目のゲート電極（フローティングゲート）と
なる第１層目多結晶シリコン層２０４を例えば４００ｎ
ｍ堆積する。これをフローティングゲートとする為、フ
ォトリソグラフィとエツチングにより、第一層目多結晶
シリコン層２０４を０．６μｍ部分的に除去する。この
結果、溝部２０５が形成される。次に第１図（ｂ）に示
すように、第１層目と第２層目のゲート間の絶縁膜とな
る第１層目多結晶シリコンの酸化膜２０６を熱酸化法に
より形成する。次に、第２層目のゲート電極層を形成す
る為、まず多結晶シリコン層２０７を溝部の幅ｇ＝ｏ、
６μｍの半分以上例えば３００ｎｍ （０，３ａｍ）の
厚さ堆積する。これにより溝部２０５は、第２層目の多
結晶シリコン膜２０７によって埋められる。次に、第２
図（Ｃ）に示すように必要であれば、第２の多結晶シリ
コン２０７を例えば２００ｎｍエツチングし、その上部
にＷＳｉ２０８（夕ングステンシリサイド）を２０ｎｍ
スパッタ法で堆積する。第１図（ｄ）は第１図（ａ）〜
（ｃ）に示す断面図に対し９０°の角度で直交した断面
であるが、まずＷＳｉポリサイド層２０ｇをＷＳｉをエ
ツチングするのに最適な方法で垂直加工する。次に多結
晶シリコン層をエツチングするのに最適な方法で第２の
多結晶シリコン層２０７をエツチングする。多結晶シリ
コンのエツチングは酸化膜２０６との選択比を大きくと
りやすいので、エツチング中に酸化膜２０６まで削れて
下地の第１層多結晶シリコン層２０４が局所的にエツチ
ングされてしまうといった問題が起きにくい。
１上に５００ｎｍの素子分離酸化膜２０２．２０ｎｍの
第一ゲート酸化膜２０３を周知の方法で形成し、その上
部に第１層目のゲート電極（フローティングゲート）と
なる第１層目多結晶シリコン層２０４を例えば４００ｎ
ｍ堆積する。これをフローティングゲートとする為、フ
ォトリソグラフィとエツチングにより、第一層目多結晶
シリコン層２０４を０．６μｍ部分的に除去する。この
結果、溝部２０５が形成される。次に第１図（ｂ）に示
すように、第１層目と第２層目のゲート間の絶縁膜とな
る第１層目多結晶シリコンの酸化膜２０６を熱酸化法に
より形成する。次に、第２層目のゲート電極層を形成す
る為、まず多結晶シリコン層２０７を溝部の幅ｇ＝ｏ、
６μｍの半分以上例えば３００ｎｍ （０，３ａｍ）の
厚さ堆積する。これにより溝部２０５は、第２層目の多
結晶シリコン膜２０７によって埋められる。次に、第２
図（Ｃ）に示すように必要であれば、第２の多結晶シリ
コン２０７を例えば２００ｎｍエツチングし、その上部
にＷＳｉ２０８（夕ングステンシリサイド）を２０ｎｍ
スパッタ法で堆積する。第１図（ｄ）は第１図（ａ）〜
（ｃ）に示す断面図に対し９０°の角度で直交した断面
であるが、まずＷＳｉポリサイド層２０ｇをＷＳｉをエ
ツチングするのに最適な方法で垂直加工する。次に多結
晶シリコン層をエツチングするのに最適な方法で第２の
多結晶シリコン層２０７をエツチングする。多結晶シリ
コンのエツチングは酸化膜２０６との選択比を大きくと
りやすいので、エツチング中に酸化膜２０６まで削れて
下地の第１層多結晶シリコン層２０４が局所的にエツチ
ングされてしまうといった問題が起きにくい。
次に酸化膜２０６をエツチングし、さらに第１の多結晶
シリコン層２０４をエツチングする。次にソース２１０
１． ドレイン２１０２となるＮ形不純物のＡｓをイ
オン注入で導入し、次に全体を酸化して酸化膜２０９を
形成する。次に図示しないが、層間絶縁膜を形成し、コ
ンタクトホールを開口し、金属配線層の形成を行い、デ
バイスが完了する。
シリコン層２０４をエツチングする。次にソース２１０
１． ドレイン２１０２となるＮ形不純物のＡｓをイ
オン注入で導入し、次に全体を酸化して酸化膜２０９を
形成する。次に図示しないが、層間絶縁膜を形成し、コ
ンタクトホールを開口し、金属配線層の形成を行い、デ
バイスが完了する。
なお、本発明は実施例のみに限られず種々の応用が可能
である。例えば本実施例ではシリサイド層としてＷＳｉ
を用いたが、ＴｉＳｉ、Ｍｏ５ｔ。
である。例えば本実施例ではシリサイド層としてＷＳｉ
を用いたが、ＴｉＳｉ、Ｍｏ５ｔ。
ＣｏＳｉ等のシリサイドやＷ、Ｍｏ、Ｃｏ、Ｔ ｉとい
った金属膜を用いてもよい事はもちろんである。また２
層目の多結晶シリコン膜厚は、溝部の１／２以上として
いるが、この場合の溝部は、本実施例のように各記憶セ
ル毎に設けられており、そこでクラック等が性能向上に
影響する場合のような溝部を指しており、例えば長い第
２層目ゲート電極層の下に一ケ所広い溝部があり、そこ
で多ラックが発生゛してもほとんど性能に影響しない場
合には、必ずしもその広い溝部の１／２以上の多結晶シ
リコン層を形成する必要のない事はもちろんである。ま
た実施例の第２層目の多結晶シリコン層が、その多結晶
シリコン層と他の導電物質との積層体であっても同様の
効果を有する物質であれば、本発明の適用可能な事はい
うまでもない。
った金属膜を用いてもよい事はもちろんである。また２
層目の多結晶シリコン膜厚は、溝部の１／２以上として
いるが、この場合の溝部は、本実施例のように各記憶セ
ル毎に設けられており、そこでクラック等が性能向上に
影響する場合のような溝部を指しており、例えば長い第
２層目ゲート電極層の下に一ケ所広い溝部があり、そこ
で多ラックが発生゛してもほとんど性能に影響しない場
合には、必ずしもその広い溝部の１／２以上の多結晶シ
リコン層を形成する必要のない事はもちろんである。ま
た実施例の第２層目の多結晶シリコン層が、その多結晶
シリコン層と他の導電物質との積層体であっても同様の
効果を有する物質であれば、本発明の適用可能な事はい
うまでもない。
［発明の効果コ
本発明によれば、第１図（ｃ）に示されるように高融点
金属またはシリサイド層が、平坦な形状となるので、後
の熱処理例えば第１−図（ｄ）の酸化膜２０９の形成工
程等でクラックが発生しない。さらに膜の堆積時に不均
一性も発生しない。
金属またはシリサイド層が、平坦な形状となるので、後
の熱処理例えば第１−図（ｄ）の酸化膜２０９の形成工
程等でクラックが発生しない。さらに膜の堆積時に不均
一性も発生しない。
また、ゲート電極を加工する際、高融点金属またはその
シリサイド層のエツチングにおいて、オバーエツチング
をあまりする必要がなくなり、つまりエツチングバック
によって、溝部幅が広すぎる場合の上層ポリシリコンの
厚みが大になり過ぎて後工程での加工が困難になる等の
こともなくなり、エツチング条件の切換えも容易となり
、加工の難易度が大幅に小さくなる。
シリサイド層のエツチングにおいて、オバーエツチング
をあまりする必要がなくなり、つまりエツチングバック
によって、溝部幅が広すぎる場合の上層ポリシリコンの
厚みが大になり過ぎて後工程での加工が困難になる等の
こともなくなり、エツチング条件の切換えも容易となり
、加工の難易度が大幅に小さくなる。
第１図は本発明の一実施例の工程図、第２図は従来のＥ
ＦＲＯＭを得る工程図である。 ２０１・・・Ｐ形シリコン基板、２０２・・・素子分離
酸化膜、２０３・・・第１ゲート酸化膜、２０４・・・
第−層ゲート（フローティングゲート）電極用箱−層多
結晶シリコン層、２０５・・・溝部、２０６・・・多結
晶シリコン酸化膜、２０７・・第２層多結晶シリコン層
、２０８・・ＷＳｉ層、２０９・・・後酸化膜、２１０
１．２１０２・・・ソース、ドレイン。
ＦＲＯＭを得る工程図である。 ２０１・・・Ｐ形シリコン基板、２０２・・・素子分離
酸化膜、２０３・・・第１ゲート酸化膜、２０４・・・
第−層ゲート（フローティングゲート）電極用箱−層多
結晶シリコン層、２０５・・・溝部、２０６・・・多結
晶シリコン酸化膜、２０７・・第２層多結晶シリコン層
、２０８・・ＷＳｉ層、２０９・・・後酸化膜、２１０
１．２１０２・・・ソース、ドレイン。
Claims (4)
- （１）２層以上のゲート電極を有しそのうちの下層のゲ
ート電極が略同じ大きさの多数の溝部を有しその上に上
層のゲート電極が形成される半導体記憶装置において、
前記上層のゲート電極がポリシリコンと高融点金属また
はそのシリサイドの複合構造であり、前記ポリシリコン
層の層厚が、前記下層のゲート電極によって形成される
前記各溝部の１／２以上としたことを特徴とする半導体
記憶装置。 - （２）前記各溝部は、前記下層の隣接ゲート電極間に形
成されるものであることを特徴とする請求項１に記載の
半導体記憶装置。 - （３）前記層厚が前記１／２以上の個所は、少くとも前
記下層の隣接ゲート間に形成される個所を指すものであ
ることを特徴とする請求項１または２に記載の半導体記
憶装置。 - （４）２層以上のゲート電極を有しそのうちの下層のゲ
ート電極が略同じ大きさの多数の溝部を有しその上に上
層のゲート電極が形成される半導体記憶装置の製造方法
において、前記上層のゲート電極の一部となるポリシリ
コン層の堆積後該層の上部側をエッチング除去してから
高融点金属またはそのシリサイド層を、残存したポリシ
リコン層上に形成することを特徴とする半導体記憶装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106377A JPH088317B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体記憶装置及びその製造方法 |
| EP19910106420 EP0454020A3 (en) | 1990-04-24 | 1991-04-22 | Semiconductor memory device and method of manufacturing the same |
| KR1019910006531A KR940007653B1 (ko) | 1990-04-24 | 1991-04-24 | 반도체기억장치 및 그 제조방법 |
| US07/690,660 US5150178A (en) | 1990-04-24 | 1991-04-24 | Gate structure for a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106377A JPH088317B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045865A true JPH045865A (ja) | 1992-01-09 |
| JPH088317B2 JPH088317B2 (ja) | 1996-01-29 |
Family
ID=14432027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106377A Expired - Lifetime JPH088317B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5150178A (ja) |
| EP (1) | EP0454020A3 (ja) |
| JP (1) | JPH088317B2 (ja) |
| KR (1) | KR940007653B1 (ja) |
Cited By (1)
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Families Citing this family (10)
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| KR0149528B1 (ko) * | 1994-05-25 | 1998-10-01 | 김주용 | 반도체 소자의 콘트롤 게이트 전극 형성방법 |
| US5622881A (en) * | 1994-10-06 | 1997-04-22 | International Business Machines Corporation | Packing density for flash memories |
| US6201275B1 (en) | 1995-06-30 | 2001-03-13 | Nippon Steel Corporation | Semiconductor device having semiconductor regions of different conductivity types isolated by field oxide, and method of manufacturing the same |
| JP3523746B2 (ja) | 1996-03-14 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JPH09275196A (ja) * | 1996-04-03 | 1997-10-21 | Sony Corp | 半導体装置及びその製造方法 |
| US6063662A (en) * | 1997-12-18 | 2000-05-16 | Advanced Micro Devices, Inc. | Methods for forming a control gate apparatus in non-volatile memory semiconductor devices |
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| JPH088317B2 (ja) | 1996-01-29 |
| EP0454020A3 (en) | 1991-12-27 |
| KR940007653B1 (ko) | 1994-08-22 |
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