JPH0458688B2 - - Google Patents
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- JPH0458688B2 JPH0458688B2 JP58006868A JP686883A JPH0458688B2 JP H0458688 B2 JPH0458688 B2 JP H0458688B2 JP 58006868 A JP58006868 A JP 58006868A JP 686883 A JP686883 A JP 686883A JP H0458688 B2 JPH0458688 B2 JP H0458688B2
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- H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
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- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/909—Controlled atmosphere
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はタングステン、モリブデンを電極、配
線材料として用いた半導体装置の製造方法に係
り、特にシリコンを用いた半導体装置製造の際の
高温熱処理中におけるタングステン（Ｗ）、モリ
ブデン（Mo）の酸化防止効果を有するとともに
シリコン（Si）の酸化効果も有する方法を提供す
るものである。
線材料として用いた半導体装置の製造方法に係
り、特にシリコンを用いた半導体装置製造の際の
高温熱処理中におけるタングステン（Ｗ）、モリ
ブデン（Mo）の酸化防止効果を有するとともに
シリコン（Si）の酸化効果も有する方法を提供す
るものである。
従来、半導体装置の電極、配線には多結晶シリ
コンを用いていたために、酸化雰囲気中でも熱処
理することができた。たとえば、シリコンゲート
プロセスでは、Si基板に形成されたSiO2膜が汚
染された場合などには、このSiO2膜を取り去つ
て、新たに酸化雰囲気中で熱処理してSiO2膜を
形成する、いわゆるライト酸化工程が可能であつ
た。この工程を通すことで、半導体装置の信頼性
が著しく向上することが知られている。しかしな
がら、タングステン、モリブデンは非常に酸化し
やすいために、酸化雰囲気中で高温熱処理（300
℃以上）すると、ただちに酸化して、変色した
り、基板から剥離してしまう。
コンを用いていたために、酸化雰囲気中でも熱処
理することができた。たとえば、シリコンゲート
プロセスでは、Si基板に形成されたSiO2膜が汚
染された場合などには、このSiO2膜を取り去つ
て、新たに酸化雰囲気中で熱処理してSiO2膜を
形成する、いわゆるライト酸化工程が可能であつ
た。この工程を通すことで、半導体装置の信頼性
が著しく向上することが知られている。しかしな
がら、タングステン、モリブデンは非常に酸化し
やすいために、酸化雰囲気中で高温熱処理（300
℃以上）すると、ただちに酸化して、変色した
り、基板から剥離してしまう。
このため、Ｗ、Moを半導体装置に用いる場合
には、その製造方法が強い制約を受けると同時
に、生産性、信頼性に欠けるという欠点があつ
た。
には、その製造方法が強い制約を受けると同時
に、生産性、信頼性に欠けるという欠点があつ
た。
本発明の目的は、Ｗ、Moは酸化させずにSiを
選択的に酸化させることのできる半導体装置の製
造方法を提供することである。
選択的に酸化させることのできる半導体装置の製
造方法を提供することである。
一般に、金属あるいはSiは水蒸気と反応すると
酸化物になる。しかし、本発明者の検討によれ
ば、水蒸気と水素の混合雰囲気中で加熱すれば、
ＷやMoを酸化することなしに、Siのみを選択的
に酸化できることが見出された。この反応のメカ
ニズムは必ずしも明らかではないが、ＷやMoは
水蒸気によつて酸化されても、共存する水素によ
つて直ちに還元されるが、Siは水蒸気によつて酸
化されたままで残るものと推定される。ＷやMo
の選択的還元は、水蒸気と水素の分圧比PH2O／
PH2（これをＲと記す）に大きく影響される。すな
わち、酸化物が還元されはじめる上記分圧比の値
Rcを各加熱温度に対して求めると、第１図に示
す結果が得られた。第１図から明らかなように、
曲線ａと曲線ｃにはさまれた領域内の条件で熱処
理を行なえばＷを酸化することなしにSiのみを酸
化することができ、また、曲線ｂと曲線ｃの間の
領域内の条件で熱処理すれば、Ｗ、Moを酸化す
ることなしにSiを酸化することが可能である。た
とえば、1000℃の熱処理を例にとれば、10-6＜Ｒ
１の範囲で、Ｗ、Moは酸化されず（酸化物は
還元され）、Siのみが酸化される。
酸化物になる。しかし、本発明者の検討によれ
ば、水蒸気と水素の混合雰囲気中で加熱すれば、
ＷやMoを酸化することなしに、Siのみを選択的
に酸化できることが見出された。この反応のメカ
ニズムは必ずしも明らかではないが、ＷやMoは
水蒸気によつて酸化されても、共存する水素によ
つて直ちに還元されるが、Siは水蒸気によつて酸
化されたままで残るものと推定される。ＷやMo
の選択的還元は、水蒸気と水素の分圧比PH2O／
PH2（これをＲと記す）に大きく影響される。すな
わち、酸化物が還元されはじめる上記分圧比の値
Rcを各加熱温度に対して求めると、第１図に示
す結果が得られた。第１図から明らかなように、
曲線ａと曲線ｃにはさまれた領域内の条件で熱処
理を行なえばＷを酸化することなしにSiのみを酸
化することができ、また、曲線ｂと曲線ｃの間の
領域内の条件で熱処理すれば、Ｗ、Moを酸化す
ることなしにSiを酸化することが可能である。た
とえば、1000℃の熱処理を例にとれば、10-6＜Ｒ
１の範囲で、Ｗ、Moは酸化されず（酸化物は
還元され）、Siのみが酸化される。
すなわち、曲線ａはＷの酸化・還元の境界線で
あり、この曲線ａから上では水蒸気による酸化が
支配的となりＷは酸化されるが、この曲線ａから
下では水素による還元が支配的となりＷは酸化さ
れず、また、曲線ｂはMoの酸化・還元の境界線
であり、この曲線ｂから上では水蒸気による酸化
が支配的となりMoは酸化されるが、この曲線か
ら下では水素による還元が支配的となりMoは酸
化されず、また、曲線ｃはSiの酸化還元の境界線
であり、この曲線ｃから上では水蒸気による酸化
が支配的となりSiは酸化されるが、この曲線ｃか
ら下では水素による還元が支配的となりSiは酸化
されない。
あり、この曲線ａから上では水蒸気による酸化が
支配的となりＷは酸化されるが、この曲線ａから
下では水素による還元が支配的となりＷは酸化さ
れず、また、曲線ｂはMoの酸化・還元の境界線
であり、この曲線ｂから上では水蒸気による酸化
が支配的となりMoは酸化されるが、この曲線か
ら下では水素による還元が支配的となりMoは酸
化されず、また、曲線ｃはSiの酸化還元の境界線
であり、この曲線ｃから上では水蒸気による酸化
が支配的となりSiは酸化されるが、この曲線ｃか
ら下では水素による還元が支配的となりSiは酸化
されない。
実験により、曲線ａは1000℃の加熱温度で水蒸
気分圧と水素分圧との比Rcがほぼ１の点を通る
こと、曲線ｂは1000℃の加熱温度で水蒸気分圧と
水素分圧との比Rcがほぼ５×10-1の点を通るこ
と、曲線ｃは1000℃の加熱温度で水蒸気分圧と水
素分圧との比Rcがほぼ10-6の点を通ることが確
認された。Ｗ、Mo、Siの酸化・還元の境界であ
る曲線ａ、ｂ、ｃはＷ、Mo、Siの材料固有の物
性によつて、加熱温度と、水蒸気分圧と水素分圧
との比Rcとで一義的に決定されるものである。
気分圧と水素分圧との比Rcがほぼ１の点を通る
こと、曲線ｂは1000℃の加熱温度で水蒸気分圧と
水素分圧との比Rcがほぼ５×10-1の点を通るこ
と、曲線ｃは1000℃の加熱温度で水蒸気分圧と水
素分圧との比Rcがほぼ10-6の点を通ることが確
認された。Ｗ、Mo、Siの酸化・還元の境界であ
る曲線ａ、ｂ、ｃはＷ、Mo、Siの材料固有の物
性によつて、加熱温度と、水蒸気分圧と水素分圧
との比Rcとで一義的に決定されるものである。
以下に本発明を比較例もまじえ、実施例によつ
てさらに詳細に説明する。
てさらに詳細に説明する。
実施例 １
熱酸化して表面にSiO2膜を形成したシリコン
ウエーハ上に厚さ0.3μｍのＷ、Moをスパツタに
より蒸着して、それを1ppmの酸素を不純物とし
て含む窒素あるいはアルゴン中で、1000℃、
30min加熱した。両者ともあまり酸化しない場合
が多かつたが、ふちだけ酸化してしまつたり、全
面酸化してしまう場合等があり、再現性があまり
よくなかつた。また、同一条件の加熱でシリコン
も酸化された。
ウエーハ上に厚さ0.3μｍのＷ、Moをスパツタに
より蒸着して、それを1ppmの酸素を不純物とし
て含む窒素あるいはアルゴン中で、1000℃、
30min加熱した。両者ともあまり酸化しない場合
が多かつたが、ふちだけ酸化してしまつたり、全
面酸化してしまう場合等があり、再現性があまり
よくなかつた。また、同一条件の加熱でシリコン
も酸化された。
つぎに、前記水蒸気／水素 分圧比Ｒを１、２
×10-1、３×10-2、……、１×10-6まで変えた水
素／水蒸気雰囲気中で、上記試料を1000℃で
30min加熱してＷ、Mo、Siの酸化状態を調べた。
その結果、Ｗ、MoはＲが１のときは酸化が認め
られたが、Ｒが３×10-1以下では認められなかつ
たが、Siはすべて酸化された。ここで、酸化状態
はＸ線光電子分光法により調べた。本実施例の結
果は、Rcの計算による考察と一致する。
×10-1、３×10-2、……、１×10-6まで変えた水
素／水蒸気雰囲気中で、上記試料を1000℃で
30min加熱してＷ、Mo、Siの酸化状態を調べた。
その結果、Ｗ、MoはＲが１のときは酸化が認め
られたが、Ｒが３×10-1以下では認められなかつ
たが、Siはすべて酸化された。ここで、酸化状態
はＸ線光電子分光法により調べた。本実施例の結
果は、Rcの計算による考察と一致する。
以上で得られた結果を表にして第２図に示し
た。
た。
実施例 ２
ここでは、H2／H2O雰囲気中の熱処理による
Siの酸化則を調べた。純水のバブラーを通した水
素を加熱雰囲気とした。水素中の水蒸気量は、バ
ブラーの温度を変えることで、第３図のように変
化させることができる。950℃、10分の加熱条件
で、Ｒ（＝PH2O／PH2）を変化させて、シリコンウ
エーハ上に形成されたSiO2膜の膜厚をエリプソ
メーターで測定した。測定に用いたシリコンウエ
ーハには加熱前にフツ酸洗浄を行ない、ウエーハ
表面の酸化膜を除去したものを用いた。得られた
結果を第４図に示す。０＜Ｒ0.4の範囲では、
SiO2膜の膜厚は、ほぼＲに比例して増加してい
る。加熱温度を1000℃にして、Ｒ＝0.05の条件
で、形成されるSiO2膜の膜厚の時間依存性を調
べた結果が第５図である。同様に、Ｒ＝0.05の条
件での、SiO2膜厚の加熱温度依存性を調べたの
が第６図である。
Siの酸化則を調べた。純水のバブラーを通した水
素を加熱雰囲気とした。水素中の水蒸気量は、バ
ブラーの温度を変えることで、第３図のように変
化させることができる。950℃、10分の加熱条件
で、Ｒ（＝PH2O／PH2）を変化させて、シリコンウ
エーハ上に形成されたSiO2膜の膜厚をエリプソ
メーターで測定した。測定に用いたシリコンウエ
ーハには加熱前にフツ酸洗浄を行ない、ウエーハ
表面の酸化膜を除去したものを用いた。得られた
結果を第４図に示す。０＜Ｒ0.4の範囲では、
SiO2膜の膜厚は、ほぼＲに比例して増加してい
る。加熱温度を1000℃にして、Ｒ＝0.05の条件
で、形成されるSiO2膜の膜厚の時間依存性を調
べた結果が第５図である。同様に、Ｒ＝0.05の条
件での、SiO2膜厚の加熱温度依存性を調べたの
が第６図である。
実施例 ３
第７図に本発明を用いたMOS電界効果半導体
装置の製造方法を示す。シリコン基板３表面に形
成された厚さ20nｍの酸化シリコン膜２上にタン
グステン膜１、酸化シリコン膜２′を順次、厚さ
350nｍ、60nｍに積層させて被着し、ドライ加工
によつて酸化シリコン膜２′、タングステン膜１
を順次ゲート電極パターンにパターニングした
（図ａ）。つぎに、前記酸化シリコン膜２′および
タングステン膜１からなる電極をマスクとして、
不純物イオンを酸化シリコン膜２を通してシリコ
ン基板３に打込み、ソース、ドレイン４を形成す
る（図ｂ）。ついで、水で1/10に希釈したフツ酸
液によつて、Ｗで覆われた場所以外の酸化シリコ
ン膜を選択的に除去した（図ｃ）。つぎに、水蒸
気を５％を含む水素中で、900℃、15分間加熱し
て、露出しているシリコン基板３上に酸化シリコ
ン膜２″を厚さ10nｍ程度成長させた（図ｄ）。そ
の後、全面にりんガラス層５を厚さ500nｍ程度
被着し、写真食刻法によつて、コンタクト穴をあ
け、アルミニウム配線６を形成して、トランジス
タを作製した（図ｅ）。本実施例は、シリコンゲ
ートプロセスにおけるライト酸化工程に相当する
もので、本工程によつて作製したタングステンゲ
ートトランジスタは良好なMOS特性（SiO2膜の
耐圧、しきい値電圧のバラツキ）を示した。
装置の製造方法を示す。シリコン基板３表面に形
成された厚さ20nｍの酸化シリコン膜２上にタン
グステン膜１、酸化シリコン膜２′を順次、厚さ
350nｍ、60nｍに積層させて被着し、ドライ加工
によつて酸化シリコン膜２′、タングステン膜１
を順次ゲート電極パターンにパターニングした
（図ａ）。つぎに、前記酸化シリコン膜２′および
タングステン膜１からなる電極をマスクとして、
不純物イオンを酸化シリコン膜２を通してシリコ
ン基板３に打込み、ソース、ドレイン４を形成す
る（図ｂ）。ついで、水で1/10に希釈したフツ酸
液によつて、Ｗで覆われた場所以外の酸化シリコ
ン膜を選択的に除去した（図ｃ）。つぎに、水蒸
気を５％を含む水素中で、900℃、15分間加熱し
て、露出しているシリコン基板３上に酸化シリコ
ン膜２″を厚さ10nｍ程度成長させた（図ｄ）。そ
の後、全面にりんガラス層５を厚さ500nｍ程度
被着し、写真食刻法によつて、コンタクト穴をあ
け、アルミニウム配線６を形成して、トランジス
タを作製した（図ｅ）。本実施例は、シリコンゲ
ートプロセスにおけるライト酸化工程に相当する
もので、本工程によつて作製したタングステンゲ
ートトランジスタは良好なMOS特性（SiO2膜の
耐圧、しきい値電圧のバラツキ）を示した。
第８図に示すように、Si結晶基板３上に形成し
た厚さ20nｍの熱酸化膜２の上にタングステン膜
１を厚さ350nｍ蒸着し、パターニングして（図
ａ）、これをマスクとして、純水のバブラーを通
して水素（水を３％程度含む）中で、1000℃、１
時間加熱すると、タングステン膜１の下の熱酸化
膜２の厚さd1は30nｍ、タングステン膜１が覆つ
ていない熱酸化膜２の厚さd2は70nｍに増加し
た（図ｂ）。この場合、タングステン膜１は酸化
されなかつた。実施例２に従い、水素中の水分
量、加熱温度、加熱時間を増加（減少）させる
と、酸化膜の厚さd1、d2は増加（減少）した。こ
の試料でタングステンを電極として、酸化膜の耐
圧を測定すると、熱処理前に比べて増大してい
た。
た厚さ20nｍの熱酸化膜２の上にタングステン膜
１を厚さ350nｍ蒸着し、パターニングして（図
ａ）、これをマスクとして、純水のバブラーを通
して水素（水を３％程度含む）中で、1000℃、１
時間加熱すると、タングステン膜１の下の熱酸化
膜２の厚さd1は30nｍ、タングステン膜１が覆つ
ていない熱酸化膜２の厚さd2は70nｍに増加し
た（図ｂ）。この場合、タングステン膜１は酸化
されなかつた。実施例２に従い、水素中の水分
量、加熱温度、加熱時間を増加（減少）させる
と、酸化膜の厚さd1、d2は増加（減少）した。こ
の試料でタングステンを電極として、酸化膜の耐
圧を測定すると、熱処理前に比べて増大してい
た。
実施例 ５
第９図に示すように、Si結晶基板３上に形成し
た厚さ20nｍの熱酸化膜２の上にタングステン膜
１を厚さ300nｍに蒸着し、その上にCVD法によ
りシリコン酸化膜２′を厚さ80nｍに被着する。
シリコン酸化膜２′とタングステン膜１は順次加
工してマスクにする（図ａ）。この試料を水を３
〜20％含んだ水素中で900〜1000℃、15分間加熱
すると、タングステン膜１が覆つていない部分の
熱酸化膜２は実施例４と同様に厚くなつたが、
タングステン膜１の下の熱酸化膜２の厚さは変ら
なかつた。この実施例でみるようにタングステン
膜の上に、一般に拡散マスクとして用いられる材
料（Si、SiO2、Si3N4等）を重ねた構造にする
と、タングステン膜だけの場合に比べて、Siの酸
化防止のマスクとしての働きが大きくなる。
た厚さ20nｍの熱酸化膜２の上にタングステン膜
１を厚さ300nｍに蒸着し、その上にCVD法によ
りシリコン酸化膜２′を厚さ80nｍに被着する。
シリコン酸化膜２′とタングステン膜１は順次加
工してマスクにする（図ａ）。この試料を水を３
〜20％含んだ水素中で900〜1000℃、15分間加熱
すると、タングステン膜１が覆つていない部分の
熱酸化膜２は実施例４と同様に厚くなつたが、
タングステン膜１の下の熱酸化膜２の厚さは変ら
なかつた。この実施例でみるようにタングステン
膜の上に、一般に拡散マスクとして用いられる材
料（Si、SiO2、Si3N4等）を重ねた構造にする
と、タングステン膜だけの場合に比べて、Siの酸
化防止のマスクとしての働きが大きくなる。
実施例 ６
第１０図に示すように、多結晶シリコン基板７
上にモリブデン膜８を厚さ350nｍに蒸着し、こ
れを加工してマスクを形成した後（図ａ）、水を
５％含んだ水素中で、900℃、30分間加熱すると、
モリブデン膜８と多結晶シリコン基板７とが反応
して、その境界にモリブデンシリサイド層９が形
成され、モリブデン膜８のなかつた部分の多結晶
シリコン基板７の表面にはシリコン酸化膜２が形
成された（図ｂ）。この方法によれば、モリブデ
ン膜と多結晶シリコン基板の間にコンタクトが取
れると同時に、モリブデン電極と自己整合して多
結晶シリコン上に絶縁膜を形成することができ
る。
上にモリブデン膜８を厚さ350nｍに蒸着し、こ
れを加工してマスクを形成した後（図ａ）、水を
５％含んだ水素中で、900℃、30分間加熱すると、
モリブデン膜８と多結晶シリコン基板７とが反応
して、その境界にモリブデンシリサイド層９が形
成され、モリブデン膜８のなかつた部分の多結晶
シリコン基板７の表面にはシリコン酸化膜２が形
成された（図ｂ）。この方法によれば、モリブデ
ン膜と多結晶シリコン基板の間にコンタクトが取
れると同時に、モリブデン電極と自己整合して多
結晶シリコン上に絶縁膜を形成することができ
る。
実施例 ７
第１１図に、本発明を用いたMOS電解効果半
導体装置の他の製造方法を示す。Si結晶基板３の
表面に形成した厚さ20nｍのゲート酸化シリコン
膜２（２は予め形成したフイールド酸化膜）の
上にタングステン膜１を厚さ350nｍ程度に形成
し、これをゲート電極のパターンにパターニング
し（図ａ）、ついで、400℃程度の酸素雰囲気中で
加熱して、タングステン膜１の表面に厚さ50nｍ
程度の酸化タングステン膜１０を形成した後（図
ｂ）、酸化タングステン膜１０およびタングステ
ン膜１をマスクとして不純物導入を行ない、さら
に、水を５％含む水素中で、950℃、30分間加熱
することで、ソース領域およびドレイン領域４を
形成した。この際、タングステン膜１の表面の酸
化タングステン膜１０は、不純物導入の際のマス
クになり、上記の熱処理によつて還元されてタン
グステンに戻つた。また、上記の熱処理によつ
て、ソース、ドレイン領域４上のシリコン酸化膜
は、ゲート電極１下の酸化膜に比べて、厚くなつ
た。
導体装置の他の製造方法を示す。Si結晶基板３の
表面に形成した厚さ20nｍのゲート酸化シリコン
膜２（２は予め形成したフイールド酸化膜）の
上にタングステン膜１を厚さ350nｍ程度に形成
し、これをゲート電極のパターンにパターニング
し（図ａ）、ついで、400℃程度の酸素雰囲気中で
加熱して、タングステン膜１の表面に厚さ50nｍ
程度の酸化タングステン膜１０を形成した後（図
ｂ）、酸化タングステン膜１０およびタングステ
ン膜１をマスクとして不純物導入を行ない、さら
に、水を５％含む水素中で、950℃、30分間加熱
することで、ソース領域およびドレイン領域４を
形成した。この際、タングステン膜１の表面の酸
化タングステン膜１０は、不純物導入の際のマス
クになり、上記の熱処理によつて還元されてタン
グステンに戻つた。また、上記の熱処理によつ
て、ソース、ドレイン領域４上のシリコン酸化膜
は、ゲート電極１下の酸化膜に比べて、厚くなつ
た。
実施例 ８
第１２図に示すように、厚さ300nｍの多結晶
シリコン板７の表面にモリブデンシリサイド膜９
を厚さ250nｍ程度に形成し、その上にモリブデ
ン膜８を厚さ300nｍ程度に蒸着し、これをマス
クに加工した（図ａ）。この試料を水を５％含む
水素中で、900℃、10分間加熱すると、モリブデ
ン電極８の一部はシリサイド化し、モリブデン膜
８に覆われていないモリブデンシリサイド膜９の
表面にはシリコン酸化膜２が形成された。これは
下地の多結晶シリコン膜７からのSiの供給によつ
てモリブデン電極のシリサイド化あるいはモリブ
デンシリサイド膜上のシリコン酸化物膜の形成が
可能になつたためと思われる。本実施例で見れ
ば、SiO2膜の成長は、Si膜上のみならず、シリ
サイド膜上においても可能であつた。
シリコン板７の表面にモリブデンシリサイド膜９
を厚さ250nｍ程度に形成し、その上にモリブデ
ン膜８を厚さ300nｍ程度に蒸着し、これをマス
クに加工した（図ａ）。この試料を水を５％含む
水素中で、900℃、10分間加熱すると、モリブデ
ン電極８の一部はシリサイド化し、モリブデン膜
８に覆われていないモリブデンシリサイド膜９の
表面にはシリコン酸化膜２が形成された。これは
下地の多結晶シリコン膜７からのSiの供給によつ
てモリブデン電極のシリサイド化あるいはモリブ
デンシリサイド膜上のシリコン酸化物膜の形成が
可能になつたためと思われる。本実施例で見れ
ば、SiO2膜の成長は、Si膜上のみならず、シリ
サイド膜上においても可能であつた。
実施例 ９
つぎに、MOS電界効果半導体装置の他の製造
工程に本発明を用いた例について、実施例３の第
７図を参照して説明する。Si結晶基板上に形成し
た厚さ20nｍのゲート酸化膜の上にタングステン
膜を厚さ350nｍに蒸着して、これをゲート電極
パターンに加工する場合、この加工時にゲート電
極周辺部の酸化膜にも損傷を与える結果（第７図
ｃ参照）、酸化膜が10nｍ程度に薄くなつたり、
ゲート酸化膜の耐圧等の特性が劣化するという問
題があつた。しかし、本発明にしたがつて、タン
グステンのゲート電極を加工後、ゲート周辺部の
酸化膜を除去しないで、水を３％含む水素中で、
900℃、10分間加熱すると、酸化膜の損傷を回復
すると同時に新たに酸化膜が成長するために、ゲ
ート酸化膜の耐圧が向上した。
工程に本発明を用いた例について、実施例３の第
７図を参照して説明する。Si結晶基板上に形成し
た厚さ20nｍのゲート酸化膜の上にタングステン
膜を厚さ350nｍに蒸着して、これをゲート電極
パターンに加工する場合、この加工時にゲート電
極周辺部の酸化膜にも損傷を与える結果（第７図
ｃ参照）、酸化膜が10nｍ程度に薄くなつたり、
ゲート酸化膜の耐圧等の特性が劣化するという問
題があつた。しかし、本発明にしたがつて、タン
グステンのゲート電極を加工後、ゲート周辺部の
酸化膜を除去しないで、水を３％含む水素中で、
900℃、10分間加熱すると、酸化膜の損傷を回復
すると同時に新たに酸化膜が成長するために、ゲ
ート酸化膜の耐圧が向上した。
実施例 10
さらに他の実施例を説明する。表面にタングス
テン膜をもつたSiウエハを酸素雰囲気中で加熱し
て表面にタングステン酸化物膜を厚さ300nｍに
形成したSiウエハと、フツ酸洗浄して表面に酸化
膜のほとんどない（厚さ2nｍ以下）Siウエハを、
水を３％含む水素中で、1000℃、１時間加熱した
後、表面をＸ線光電子分光法によつて分折した。
その結果、タングステン酸化物は、前記の熱処理
によつて還元されてタングステンになつたが、Si
ウエハは酸化されて表面にSiO2膜が形成された。
形成されたSiO2膜の厚さは、エリプソメトリー
によれば、58nｍであつた。
テン膜をもつたSiウエハを酸素雰囲気中で加熱し
て表面にタングステン酸化物膜を厚さ300nｍに
形成したSiウエハと、フツ酸洗浄して表面に酸化
膜のほとんどない（厚さ2nｍ以下）Siウエハを、
水を３％含む水素中で、1000℃、１時間加熱した
後、表面をＸ線光電子分光法によつて分折した。
その結果、タングステン酸化物は、前記の熱処理
によつて還元されてタングステンになつたが、Si
ウエハは酸化されて表面にSiO2膜が形成された。
形成されたSiO2膜の厚さは、エリプソメトリー
によれば、58nｍであつた。
以上示したように、熱処理雰囲気にH2O／H2
を用い、それらの分圧比を調節することにより、
半導体装置製造中に、タングステンやモリブデン
は酸化しないが、シリコンは酸化する（熱処理に
より、SiO2膜の厚さは変らないが、増加する）
ようにできる。その結果、従来の多結晶シリコン
ゲートプロセスで行なつてきた“ライト酸化”工
程がタングステン、モリブデンに対しても可能に
なる。すなわち、本発明により、製造中のタング
ステンやタングステンの酸化の心配がなくなるば
かりでなく、従来の多結晶シリコンプロセスで用
いているプロセスに近いものが可能になり、得ら
れる素子特性も、従来（H2O／H2熱処理を使わ
ない場合のタングステン、モリブデンゲートプロ
セス）に比し、安定化される。
を用い、それらの分圧比を調節することにより、
半導体装置製造中に、タングステンやモリブデン
は酸化しないが、シリコンは酸化する（熱処理に
より、SiO2膜の厚さは変らないが、増加する）
ようにできる。その結果、従来の多結晶シリコン
ゲートプロセスで行なつてきた“ライト酸化”工
程がタングステン、モリブデンに対しても可能に
なる。すなわち、本発明により、製造中のタング
ステンやタングステンの酸化の心配がなくなるば
かりでなく、従来の多結晶シリコンプロセスで用
いているプロセスに近いものが可能になり、得ら
れる素子特性も、従来（H2O／H2熱処理を使わ
ない場合のタングステン、モリブデンゲートプロ
セス）に比し、安定化される。
実施例 11
さらに他の実施例を説明する。Siゲートプロセ
スにおいては、Siゲートを層間絶縁膜PSG（りん
ガラス）で覆つた後、酸素あるいは窒素中で加熱
してPSGをなだらかにする、いわゆるグラスフ
ロー工程を行なう。しかしながら、ゲートに
Mo、Ｗを用いた場合では、PSGで覆われていて
もPSG膜のピンホールがあるために酸素あるい
は窒素中で加熱する際にも、微量の酸素による
Mo、Ｗの酸化の心配があつた。本発明によるH2
＋H2O雰囲気（水分５％）で1000℃、30分加熱
すると、Ｗを覆つた厚さ500nｍのPSG（りん濃度
12mol％）は十分なだらかになつた。したがつ
て、本発明によつてＷ、Moの酸化の心配がな
く、PSGのグラスフローを行なうことが可能に
なつた。
スにおいては、Siゲートを層間絶縁膜PSG（りん
ガラス）で覆つた後、酸素あるいは窒素中で加熱
してPSGをなだらかにする、いわゆるグラスフ
ロー工程を行なう。しかしながら、ゲートに
Mo、Ｗを用いた場合では、PSGで覆われていて
もPSG膜のピンホールがあるために酸素あるい
は窒素中で加熱する際にも、微量の酸素による
Mo、Ｗの酸化の心配があつた。本発明によるH2
＋H2O雰囲気（水分５％）で1000℃、30分加熱
すると、Ｗを覆つた厚さ500nｍのPSG（りん濃度
12mol％）は十分なだらかになつた。したがつ
て、本発明によつてＷ、Moの酸化の心配がな
く、PSGのグラスフローを行なうことが可能に
なつた。
本発明により、タングステン、モリブデンをマ
スクとして、Si上にSiO2膜を形成した構造を用
いれば、これらの材料を用いた半導体装置の信頼
性、生産性は著しく向上する。特にMOS電界効
果半導体装置の低抵抗ゲート電極としてタングス
テン、モリブデンを用いる場合には、Siゲートプ
ロセスとの互換性が増大する。たとえば、ライト
酸化工程が可能になる。また、本発明は、加熱雰
囲気として水を添加した水素を用いるので、石英
チユーブと電気炉とからなる通常の加熱装置で容
易に実現でき、量産性、経済性に優れている。
スクとして、Si上にSiO2膜を形成した構造を用
いれば、これらの材料を用いた半導体装置の信頼
性、生産性は著しく向上する。特にMOS電界効
果半導体装置の低抵抗ゲート電極としてタングス
テン、モリブデンを用いる場合には、Siゲートプ
ロセスとの互換性が増大する。たとえば、ライト
酸化工程が可能になる。また、本発明は、加熱雰
囲気として水を添加した水素を用いるので、石英
チユーブと電気炉とからなる通常の加熱装置で容
易に実現でき、量産性、経済性に優れている。
第１図はＷ、Mo、Siの酸化物の水蒸気を含む
水素雰囲気中での還元反応における水蒸気／水素
分圧比PH2O／PH2（≡Rc）の温度依存性を示す図、
第２図はＷ、Mo、Siの水蒸気を含む水素雰囲気
および1ppmのO2を含むN2、Ar雰囲気中におけ
る酸化、還元状態を示す図、第３図は分圧比
PH2O／PH2のバブラー温度依存性を示す図、第４
図は950℃、10分の加熱条件で、Ｒ≡PH2O／PH2を
変化させた場合にSi基板上に形成されるSiO2膜
の膜厚の変化を示す図、第５図はSi基板をＲ＝
0.05の雰囲気中で1000℃に加熱した時に形成され
るSiO2膜の膜厚の加熱時間依存性を示す図、第
６図はSi基板をＲ＝0.05の雰囲気中で10分間加熱
した時に形成されるSiO2膜の膜厚の加熱温度依
存性を示す図、第７図〜第１２図は本発明を半導
体装置の製造に使用した場合を説明するための図
である。 図において、１……タングステン膜、２，２′，
２″……酸化シリコン膜、３……シリコン基板、
４……ソース、ドレイン領域、５……りんガラ
ス、６……アルミニウム配線、７……多結晶シリ
コン板、８……モリブデン膜、９……モリブデン
シリサイド膜、１０……酸化タングステン膜。
水素雰囲気中での還元反応における水蒸気／水素
分圧比PH2O／PH2（≡Rc）の温度依存性を示す図、
第２図はＷ、Mo、Siの水蒸気を含む水素雰囲気
および1ppmのO2を含むN2、Ar雰囲気中におけ
る酸化、還元状態を示す図、第３図は分圧比
PH2O／PH2のバブラー温度依存性を示す図、第４
図は950℃、10分の加熱条件で、Ｒ≡PH2O／PH2を
変化させた場合にSi基板上に形成されるSiO2膜
の膜厚の変化を示す図、第５図はSi基板をＲ＝
0.05の雰囲気中で1000℃に加熱した時に形成され
るSiO2膜の膜厚の加熱時間依存性を示す図、第
６図はSi基板をＲ＝0.05の雰囲気中で10分間加熱
した時に形成されるSiO2膜の膜厚の加熱温度依
存性を示す図、第７図〜第１２図は本発明を半導
体装置の製造に使用した場合を説明するための図
である。 図において、１……タングステン膜、２，２′，
２″……酸化シリコン膜、３……シリコン基板、
４……ソース、ドレイン領域、５……りんガラ
ス、６……アルミニウム配線、７……多結晶シリ
コン板、８……モリブデン膜、９……モリブデン
シリサイド膜、１０……酸化タングステン膜。
Claims (1)
- 【特許請求の範囲】 １ 電極および配線材料の少なくとも一方として
タングステンまたはモリブデンを、少なくとも基
板にシリコンを用いた半導体装置に製造する際
に、水蒸気と水素の混合雰囲気の水蒸気分圧と水
素分圧の比を所定の値に設定して熱処理を行なう
ことにより、上記タングステンまたはモリブデン
を酸化することなしにシリコンを選択的に酸化す
る工程を含むことを特徴とする半導体装置の製造
方法。 ２ 上記所定の値に設定した水蒸気分圧と水素分
圧との比が、1000℃の加熱温度でほぼ１の点を通
るタングステンの酸化・還元の境界特性線と1000
℃の加熱温度でほぼ10-6の点を通るシリコンの酸
化・還元の境界特性線とに挟まれた範囲内、もし
くは、1000℃の加熱温度でほぼ５×10-1の点を通
るモリブデンの酸化・還元の境界特性線と上記シ
リコンの酸化・還元の境界特性線とに挟まれた範
囲内の何れかにあることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006868A JPS59132136A (ja) | 1983-01-19 | 1983-01-19 | 半導体装置の製造方法 |
| EP84100507A EP0116317B1 (en) | 1983-01-19 | 1984-01-18 | Method for producing a semiconductor device comprising an oxidation step |
| DE8484100507T DE3485622D1 (de) | 1983-01-19 | 1984-01-18 | Verfahren zur herstellung einer halbleiteranordnung unter anwendung eines oxidationsschritts. |
| KR1019840000207A KR910007097B1 (ko) | 1983-01-19 | 1984-01-18 | 반도체 장치의 제조 방법 |
| US06/571,946 US4505028A (en) | 1983-01-19 | 1984-01-19 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006868A JPS59132136A (ja) | 1983-01-19 | 1983-01-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132136A JPS59132136A (ja) | 1984-07-30 |
| JPH0458688B2 true JPH0458688B2 (ja) | 1992-09-18 |
Family
ID=11650210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006868A Granted JPS59132136A (ja) | 1983-01-19 | 1983-01-19 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4505028A (ja) |
| EP (1) | EP0116317B1 (ja) |
| JP (1) | JPS59132136A (ja) |
| KR (1) | KR910007097B1 (ja) |
| DE (1) | DE3485622D1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4587710A (en) * | 1984-06-15 | 1986-05-13 | Gould Inc. | Method of fabricating a Schottky barrier field effect transistor |
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
| US5789312A (en) * | 1996-10-30 | 1998-08-04 | International Business Machines Corporation | Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics |
| JPH10223900A (ja) * | 1996-12-03 | 1998-08-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US6893980B1 (en) * | 1996-12-03 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| TWI278932B (en) | 1997-03-05 | 2007-04-11 | Hitachi Ltd | Manufacturing method of semiconductor integrated circuit device |
| JPH10335652A (ja) | 1997-05-30 | 1998-12-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH10340909A (ja) * | 1997-06-06 | 1998-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| JP4283904B2 (ja) * | 1997-07-11 | 2009-06-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US6159866A (en) * | 1998-03-02 | 2000-12-12 | Applied Materials, Inc. | Method for insitu vapor generation for forming an oxide on a substrate |
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| US6452276B1 (en) | 1998-04-30 | 2002-09-17 | International Business Machines Corporation | Ultra thin, single phase, diffusion barrier for metal conductors |
| JPH11330468A (ja) | 1998-05-20 | 1999-11-30 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
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| KR100459725B1 (ko) * | 2002-09-19 | 2004-12-03 | 삼성전자주식회사 | 금속 게이트 패턴을 갖는 반도체소자의 제조방법 |
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-
1983
- 1983-01-19 JP JP58006868A patent/JPS59132136A/ja active Granted
-
1984
- 1984-01-18 DE DE8484100507T patent/DE3485622D1/de not_active Expired - Lifetime
- 1984-01-18 KR KR1019840000207A patent/KR910007097B1/ko not_active Expired
- 1984-01-18 EP EP84100507A patent/EP0116317B1/en not_active Expired - Lifetime
- 1984-01-19 US US06/571,946 patent/US4505028A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132136A (ja) | 1984-07-30 |
| DE3485622D1 (de) | 1992-05-07 |
| US4505028A (en) | 1985-03-19 |
| EP0116317A2 (en) | 1984-08-22 |
| EP0116317A3 (en) | 1987-07-22 |
| KR910007097B1 (ko) | 1991-09-18 |
| KR840007307A (ko) | 1984-12-06 |
| EP0116317B1 (en) | 1992-04-01 |
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