JPH0459773B2 - - Google Patents
Info
- Publication number
- JPH0459773B2 JPH0459773B2 JP58192729A JP19272983A JPH0459773B2 JP H0459773 B2 JPH0459773 B2 JP H0459773B2 JP 58192729 A JP58192729 A JP 58192729A JP 19272983 A JP19272983 A JP 19272983A JP H0459773 B2 JPH0459773 B2 JP H0459773B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- spacing member
- circuit element
- electrode
- protruding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、集積回路素子及びその製造方法に関
するものである。
するものである。
近年、集積回路素子が大規模になると共に、そ
れらを高密度に実装する要求が増大している。ま
た、一方では、高密度実装を安価に、しかも高信
頼性のあるものにしたいという要求も増大してい
る。これらの要求を実現するために、従来は基板
の上に集積回路素子を接着した後、集積回路素子
の電極取り出し部（ボンデイグパツド）と基板側
にあらかじめ設けられた電極とを各々金線やアル
ミ線等で接続していたが、この方法では、金線や
アルミ線等を接続する作業と、このための余分な
基板上の面積が必要であり、安価で高信頼性があ
り、しかも高密度にという要求が実現できなかつ
た。
れらを高密度に実装する要求が増大している。ま
た、一方では、高密度実装を安価に、しかも高信
頼性のあるものにしたいという要求も増大してい
る。これらの要求を実現するために、従来は基板
の上に集積回路素子を接着した後、集積回路素子
の電極取り出し部（ボンデイグパツド）と基板側
にあらかじめ設けられた電極とを各々金線やアル
ミ線等で接続していたが、この方法では、金線や
アルミ線等を接続する作業と、このための余分な
基板上の面積が必要であり、安価で高信頼性があ
り、しかも高密度にという要求が実現できなかつ
た。
そこで、これらを解決するために、集積回路素
子の電極取り出し部にあらかじめ突起電極（以下
バンプ電極と称する）を形成しておき、これと基
板上の電極の位置とを合わせて接着させる技術が
開発された周知の事実である。このバンプ電極と
基板との接着は、熱によつてバンプ電極と基板電
極の各々の一部とを溶融することによつて行なわ
れる。
子の電極取り出し部にあらかじめ突起電極（以下
バンプ電極と称する）を形成しておき、これと基
板上の電極の位置とを合わせて接着させる技術が
開発された周知の事実である。このバンプ電極と
基板との接着は、熱によつてバンプ電極と基板電
極の各々の一部とを溶融することによつて行なわ
れる。
一方、バンプ電極の形成された半導体集積回路
素子は、一般にシリコンより成り、また基板は、
アルミナセラミツクスやガラスエポキシ等が用い
られており、このため、各種熱ストレスに対して
は、その膨張係数が異なる。従つて、この膨張係
数の差から発生する機械的ストレスは、その接点
であるバンプ電極に集中し、この結果、バンプ電
極はそれらのストレスによりハガレを生じたり、
破壊したりする。これを防ぐためにはバンプ電極
の材質の選択や、バンプ電極の高さを大きくする
ことによつて応力を分散すること等が行なわれて
いる。その前者においては、貴金属である金を用
いることによつてなされるが、かなり高価なもの
となる。また後者においては、技術的には可能で
あるバンプ電極の形状が大きくなり、高密度とは
言い難く、また、作業性も悪く、やはり高価なも
のとなる。また、基板への接着時に熱で溶融させ
るため、その高さを一定以上に保つことも非常に
困難であり、そのため、信頼性の高いものを作る
ことが困難であつた。
素子は、一般にシリコンより成り、また基板は、
アルミナセラミツクスやガラスエポキシ等が用い
られており、このため、各種熱ストレスに対して
は、その膨張係数が異なる。従つて、この膨張係
数の差から発生する機械的ストレスは、その接点
であるバンプ電極に集中し、この結果、バンプ電
極はそれらのストレスによりハガレを生じたり、
破壊したりする。これを防ぐためにはバンプ電極
の材質の選択や、バンプ電極の高さを大きくする
ことによつて応力を分散すること等が行なわれて
いる。その前者においては、貴金属である金を用
いることによつてなされるが、かなり高価なもの
となる。また後者においては、技術的には可能で
あるバンプ電極の形状が大きくなり、高密度とは
言い難く、また、作業性も悪く、やはり高価なも
のとなる。また、基板への接着時に熱で溶融させ
るため、その高さを一定以上に保つことも非常に
困難であり、そのため、信頼性の高いものを作る
ことが困難であつた。
これらの従来法によるバンプ電極について、第
１図〜第３図を用いて模式的に述べる。第１図は
半導体集積回路素子本体１上にバンプ電極２が形
成されている。この第１図のＡ−A′間の断面模
式図は第２図の様になる。これを電極３の形成さ
れた基板４上に熱で融着させたものが第３図であ
る。この場合、バンプ電極２と基板４側の電極３
とが互いに溶け合うことによつて接着される。そ
のため、半導体集積回路素子本体１と基板４間の
距離５は、融着させる時の温度、荷重、バンプ電
極配置、数によつて一定とはならない。また、通
常、融着を確実にするため融着最適温度よりやや
高くすることが行なわれており、そのため距離５
は一層小さくなり、熱ストレス等の応力がバンプ
電極２に集中し、信頼性の低いものになつてい
た。
１図〜第３図を用いて模式的に述べる。第１図は
半導体集積回路素子本体１上にバンプ電極２が形
成されている。この第１図のＡ−A′間の断面模
式図は第２図の様になる。これを電極３の形成さ
れた基板４上に熱で融着させたものが第３図であ
る。この場合、バンプ電極２と基板４側の電極３
とが互いに溶け合うことによつて接着される。そ
のため、半導体集積回路素子本体１と基板４間の
距離５は、融着させる時の温度、荷重、バンプ電
極配置、数によつて一定とはならない。また、通
常、融着を確実にするため融着最適温度よりやや
高くすることが行なわれており、そのため距離５
は一層小さくなり、熱ストレス等の応力がバンプ
電極２に集中し、信頼性の低いものになつてい
た。
本発明は、以上のような従来のものの欠点を除
去するためになされたもので、集積回路素子本体
に、突起電極とともに該突起電極より低い高さ
で、かつ融点の高い金属材料を主成分とする間隔
保持部材を設けることにより、安価に高密度実装
が可能で、しかも高い信頼性を得ることのできる
集積回路素子及びその製造方法を提供することを
目的としている。
去するためになされたもので、集積回路素子本体
に、突起電極とともに該突起電極より低い高さ
で、かつ融点の高い金属材料を主成分とする間隔
保持部材を設けることにより、安価に高密度実装
が可能で、しかも高い信頼性を得ることのできる
集積回路素子及びその製造方法を提供することを
目的としている。
以下、本発明の実施例を図について説明する。
第４図は、半導体集積回路素子本体１上に、蒸
着法やスパツタリング法によつてクロム膜６及び
銅膜７を形成したものを示す。この場合、クロム
膜６の厚さは500〜2000Åであり、銅膜７の厚さ
は1000〜5000Åである。次に、フオトレジスト８
を全面に塗布した後、周知の写真製版技術を用い
てバンプ電極形成部に開孔９を設ける。次に第５
図に示す様に、電解メツキ法によつて、バンプ電
極形成部に金属膜を盛り上げる。まず第１の金属
として銅を形成する。この場合、正極１３に銅板
を用い、電解液１１として硫酸銅を用い、半導体
集積回路素子本体１を負荷１２に接続してメツキ
を行なう。次に第５図と同一の装置により半田メ
ツキを行なう。この場合、正極１３として鉛40
％、錫60％の組成をもつ半田を用い、電解液１１
としてホウ弗化水素酸、ホウ弗化鉛及びホウ弗化
錫を用いる。ここでホウ弗化鉛及びホウ弗化錫の
比率を４：６にし、半導体集積回路素子本体１を
負極１２に接続して半田メツキが行なわれる。こ
の結果、バンプ電極１５の半田組成は鉛40％、錫
60％のものが形成される（第６図参照）。この時、
銅メツキ厚、半田メツキ厚は、通常各々５〜
30μ、10〜100μ程度である。次に表面に付着して
いるフオトレジスト８を除去した後、新たに第７
図で示すように、フオトレジスト１６を塗布し、
周知の写真製版技術を用いて、間隔保持部材予定
開孔１７を設ける。そして再び、前述と同様に、
電解メツキを行なう。この場合、銅メツキは前述
と全く同一方法でよいが、半田メツキの場合、正
極の電極として鉛90％、錫10％の半田を用い、電
解液としてホウ弗化水素酸、ホウ弗化鉛及びホウ
弗化錫を用いる。ここで、ホウ弗化鉛とホウ弗化
錫の比率を９：１にしたものを用いることによつ
て間隔保持部材１８の半田組成比は鉛90％、錫10
％のものが形成される（第８図参照）。また、こ
の場合の銅メツキ厚、半田メツキ厚はバンプ電極
１５より３〜10μ小さくしておく。次に、バンプ
電極１５及び間隔保持部材１８をマスクとして、
半導体集積回路素子本体１上の余分なクロム膜６
及び銅膜７を各々フエリシアン化カリウムと過硫
酸アンモニアを用いてエツチングしてしまう。こ
の結果第９図の様に、半導体集積回路素子本体１
上にバンプ電極１５及び間隔保持部材１８が形成
される。これを基板４に接着させた様子を第１０
図に示す。この場合、基板４上の電極３とバンプ
電極１５を190℃〜220℃程度で融着させる。しか
し、間隔保持部材１８は融点が310℃と高く、バ
ンプ電極１５が溶けてその一部が基板４の電極３
に一部流れたとしても、間隔保持部材１８の高さ
によつて制限されるため、その距離１９は一定、
すなわち間隔保持部材の高さとなる。
着法やスパツタリング法によつてクロム膜６及び
銅膜７を形成したものを示す。この場合、クロム
膜６の厚さは500〜2000Åであり、銅膜７の厚さ
は1000〜5000Åである。次に、フオトレジスト８
を全面に塗布した後、周知の写真製版技術を用い
てバンプ電極形成部に開孔９を設ける。次に第５
図に示す様に、電解メツキ法によつて、バンプ電
極形成部に金属膜を盛り上げる。まず第１の金属
として銅を形成する。この場合、正極１３に銅板
を用い、電解液１１として硫酸銅を用い、半導体
集積回路素子本体１を負荷１２に接続してメツキ
を行なう。次に第５図と同一の装置により半田メ
ツキを行なう。この場合、正極１３として鉛40
％、錫60％の組成をもつ半田を用い、電解液１１
としてホウ弗化水素酸、ホウ弗化鉛及びホウ弗化
錫を用いる。ここでホウ弗化鉛及びホウ弗化錫の
比率を４：６にし、半導体集積回路素子本体１を
負極１２に接続して半田メツキが行なわれる。こ
の結果、バンプ電極１５の半田組成は鉛40％、錫
60％のものが形成される（第６図参照）。この時、
銅メツキ厚、半田メツキ厚は、通常各々５〜
30μ、10〜100μ程度である。次に表面に付着して
いるフオトレジスト８を除去した後、新たに第７
図で示すように、フオトレジスト１６を塗布し、
周知の写真製版技術を用いて、間隔保持部材予定
開孔１７を設ける。そして再び、前述と同様に、
電解メツキを行なう。この場合、銅メツキは前述
と全く同一方法でよいが、半田メツキの場合、正
極の電極として鉛90％、錫10％の半田を用い、電
解液としてホウ弗化水素酸、ホウ弗化鉛及びホウ
弗化錫を用いる。ここで、ホウ弗化鉛とホウ弗化
錫の比率を９：１にしたものを用いることによつ
て間隔保持部材１８の半田組成比は鉛90％、錫10
％のものが形成される（第８図参照）。また、こ
の場合の銅メツキ厚、半田メツキ厚はバンプ電極
１５より３〜10μ小さくしておく。次に、バンプ
電極１５及び間隔保持部材１８をマスクとして、
半導体集積回路素子本体１上の余分なクロム膜６
及び銅膜７を各々フエリシアン化カリウムと過硫
酸アンモニアを用いてエツチングしてしまう。こ
の結果第９図の様に、半導体集積回路素子本体１
上にバンプ電極１５及び間隔保持部材１８が形成
される。これを基板４に接着させた様子を第１０
図に示す。この場合、基板４上の電極３とバンプ
電極１５を190℃〜220℃程度で融着させる。しか
し、間隔保持部材１８は融点が310℃と高く、バ
ンプ電極１５が溶けてその一部が基板４の電極３
に一部流れたとしても、間隔保持部材１８の高さ
によつて制限されるため、その距離１９は一定、
すなわち間隔保持部材の高さとなる。
従つて、このような本実施例では、従来法で述
べた様に、その距離１９が不安定なための信頼性
の低下はなく、バンプ電極１５と基板４上の電極
３とが確実に融着可能となるものである。
べた様に、その距離１９が不安定なための信頼性
の低下はなく、バンプ電極１５と基板４上の電極
３とが確実に融着可能となるものである。
なお上記実施例では、バンプ電極及び間隔保持
部材の形成方法としてメツキ法の場合を述べた
が、メタルマスクを用いた真空蒸着法やスパツタ
リング法でも同様に可能であることは明らかであ
る。また、上記実施例では説明の便宜上間隔保持
部材が模式的に１個の場合について述べたが、こ
れは半導体集積回路素子と基板とを平行に保つた
めには３個以上必要であることは明らかである。
また、上記実施例ではバンプ電極と間隔保持部材
の材質として共に鉛、錫を主成分とする半田を用
い、その組成比のちがいにより融点が異なる点を
利用したが、これらは全く異種金属であつても、
上記実施例と同様の効果があることは明らかであ
る。
部材の形成方法としてメツキ法の場合を述べた
が、メタルマスクを用いた真空蒸着法やスパツタ
リング法でも同様に可能であることは明らかであ
る。また、上記実施例では説明の便宜上間隔保持
部材が模式的に１個の場合について述べたが、こ
れは半導体集積回路素子と基板とを平行に保つた
めには３個以上必要であることは明らかである。
また、上記実施例ではバンプ電極と間隔保持部材
の材質として共に鉛、錫を主成分とする半田を用
い、その組成比のちがいにより融点が異なる点を
利用したが、これらは全く異種金属であつても、
上記実施例と同様の効果があることは明らかであ
る。
以上のように、本願発明によれば、金属材料を
主成分とする間隔保持部材は、従来の絶縁物の間
隔保持部材に比較して弾性を有するために、集積
回路素子と回路基板との熱膨張係数の相違による
バンプ電極部における機械的ストレスの集中を緩
和することができ、かつ、上記間隔保持部材は本
来の突起電極と別個に設けられるために、上記機
械的ストレスを分散させることができる効果を有
する。
主成分とする間隔保持部材は、従来の絶縁物の間
隔保持部材に比較して弾性を有するために、集積
回路素子と回路基板との熱膨張係数の相違による
バンプ電極部における機械的ストレスの集中を緩
和することができ、かつ、上記間隔保持部材は本
来の突起電極と別個に設けられるために、上記機
械的ストレスを分散させることができる効果を有
する。
第１図〜第３図は従来の突起電極の製造方法を
示す図、第４図〜第１０図は本発明の実施例によ
る突起電極の製造方法を示す図である。 １……半導体集積回路素子本体、６……クロム
膜（中間金属層）、７……銅膜（中間金属層）、１
０……メツキ槽、１１……電解液、１５……突起
電極、１６……フオトレジスト、１８……間隔保
持部材。なお図中、同一符号は同一又は相当部分
を示す。
示す図、第４図〜第１０図は本発明の実施例によ
る突起電極の製造方法を示す図である。 １……半導体集積回路素子本体、６……クロム
膜（中間金属層）、７……銅膜（中間金属層）、１
０……メツキ槽、１１……電解液、１５……突起
電極、１６……フオトレジスト、１８……間隔保
持部材。なお図中、同一符号は同一又は相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 集積回路素子本体の電極取り出し部に形成さ
れた突起電極と、上記集積回路素子本体の上記突
起電極形成面と同一面上に上記突起電極より低い
高さに形成され上記突起電極よりも高い融点を有
し上記集積回路素子本体を基板上に搭載した際に
両者の間隔を一定に保持する金属材料を主成分と
する間隔保持部材とを備えたことを特徴とする集
積回路素子。 ２ 上記突起電極、間隔保持部材の各々が、鉛と
錫とを主成分とし両者の組成化が相互に異なる第
１、第２の半田からなることを特徴とする特許請
求の範囲第１項記載の集積回路素子。 ３ 集積回路素子本体の配線パターン形成面に中
間金属層を形成し、該中間金属層を介して上記集
積回路素子本体の電極取り出し部に突起電極を形
成し、この突起電極形成面にフオトレジストを塗
布するとともに該フオトレジストの所定位置に開
孔を設け、該開孔に上記突起電極より高い融点を
有する金属材料を主成分とする間隔保持部材を上
記突起電極より低い高さに形成し、上記フオトレ
ジストを除去するとともに上記突起電極および間
隔保持部材をマスクとして中間金属層を除去する
ことを特徴とする集積回路素子の製造方法。 ４ 上記突起電極、間隔保持部材の各々に、鉛と
錫とを主成分とし両者の組成化が相互に異なる第
１、第２の半田をそれぞれ用いることを特徴とす
る特許請求の範囲第３項記載の集積回路素子の製
造方法。 ５ 上記突起電極および間隔保持部材を、電解メ
ツキ法によつて形成することを特徴とする特許請
求の範囲第３項記載の集積回路素子の製造方法。 ６ 上記突起電極および間隔保持部材を、真空蒸
着法によつて形成することを特徴とする特許請求
の範囲第３項記載の集積回路素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192729A JPS6084884A (ja) | 1983-10-15 | 1983-10-15 | 集積回路素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192729A JPS6084884A (ja) | 1983-10-15 | 1983-10-15 | 集積回路素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084884A JPS6084884A (ja) | 1985-05-14 |
| JPH0459773B2 true JPH0459773B2 (ja) | 1992-09-24 |
Family
ID=16296091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192729A Granted JPS6084884A (ja) | 1983-10-15 | 1983-10-15 | 集積回路素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084884A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW511423B (en) * | 2001-09-25 | 2002-11-21 | Benq Corp | Soft circuit board for recognition and the manufacturing method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545475Y2 (ja) * | 1973-05-15 | 1979-03-10 | ||
| JPS57106057A (en) * | 1980-12-23 | 1982-07-01 | Citizen Watch Co Ltd | Bump structure of ic |
-
1983
- 1983-10-15 JP JP58192729A patent/JPS6084884A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6084884A (ja) | 1985-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3063161B2 (ja) | ハンダ・メッキした回路トレースに対するハンダ・バンプ相互接続部を形成する方法 | |
| US5661089A (en) | Method for making a semiconductor chip package with enhanced thermal conductivity | |
| JPH0997791A (ja) | バンプ構造、バンプの形成方法、実装接続体 | |
| JPH10256315A (ja) | 半導体チップ付着パッドおよび形成方法 | |
| US20030184986A1 (en) | Circuit board and electronic device, and method of manufacturing same | |
| JPH07201864A (ja) | 突起電極形成方法 | |
| JPH04133330A (ja) | 半導体装置およびその接続方法 | |
| JPH02251145A (ja) | 突起電極形成方法 | |
| JPH0459773B2 (ja) | ||
| JPH0620088B2 (ja) | 集積回路のコンタクト及びはんだ接着方法 | |
| JPH11135567A (ja) | 異方性導電膜、半導体装置の製造方法 | |
| JPS59188147A (ja) | 半導体装置およびその製造方法 | |
| US6281445B1 (en) | Device and method for connecting two electronic components | |
| JPH063821B2 (ja) | 両面保護コート型ｔａｂ用テープキャリア | |
| JP3563170B2 (ja) | 半導体装置の製造方法 | |
| JPH05136201A (ja) | 半導体装置用電極と実装体 | |
| JPS63122155A (ja) | 半導体チツプの接続バンプ | |
| JP3006957B2 (ja) | 半導体装置の実装体 | |
| JPS594196A (ja) | 半導体部品実装用半田バンプの形成方法 | |
| JP2633745B2 (ja) | 半導体装置の実装体 | |
| JPS5953708B2 (ja) | フリツプチツプのフエイスボンデイング法 | |
| JPS59215759A (ja) | 半導体装置 | |
| JP2741611B2 (ja) | フリップチップボンディング用基板 | |
| JP2953111B2 (ja) | 半導体装置の電極形成方法と実装方法 | |
| JPH0744199B2 (ja) | 半導体装置の実装体およびその実装方法 |