JPH046076Y2

JPH046076Y2 -

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Publication number: JPH046076Y2
Application number: JP17557381U
Authority: JP
Priority date: 1981-11-26
Filing date: 1981-11-26
Publication date: 1992-02-19
Also published as: JPS5879796U

Description

【考案の詳細な説明】この考案は、記憶手段に記録された演奏データ
に基づいてピアノを自動的に演奏するピアノ自動
演奏装置に関し、その目的とするところは、演奏
者の演奏時の打鍵強度を忠実に再生し得るピアノ
自動演奏装置を提供することにある。

そしてこの目的を達成するために、この考案
は、ピアノの鍵に対応して配列された複数のソレ
ノイドと、押下する鍵を示す鍵位置データに応じ
たソレノイドを、打鍵強度を示す打鍵強度データ
に応じた速度で駆動するソレノイド駆動手段を有
するピアノ自動演奏装置において、前記鍵位置デ
ータで指定された鍵の配列方向の位置、当該鍵の
重量、および当該鍵の揺動中心とその鍵に対する
ソレノイドの作用力伝達点との距離によつて変動
する鍵の必要駆動力のうち少なくともいずれか一
つの変動分と、前記鍵位置データで指定される鍵
に対応するソレノイドの特性とに基づいて前記打
鍵強度データを増減補正する補正手段を具備した
ものである。

以下、図面を参照しこの考案の一実施例につい
て説明する。第１図はこの考案によるピアノ自動
演奏装置の構成を示すブロツク図である。最初
に、このピアノ自動演奏装置の構成の概略を説明
する。

まず、鍵盤２０の各キーには各々、２個のキー
スイツチおよびキー駆動用のソレノイド４７，４
７……が設けられている。この場合、各キーに
各々設けられる２個のキースイツチは、キー操作
に対し異なるタイミングで動作するようになつて
おり（詳細は後述する）、また、キー駆動用のソ
レノイド４７は、そのプランジヤがソレノイド４
７から突出する時、キーを駆動するようになつて
いる。また、ピアノに設けられているダンパーペ
ダルおよびソステヌートペダル等（これらを合わ
せてペダル装置２１として示す）には各々、ペダ
ルスイツチおよびペダルを駆動するソレノイド４
７が設けられている。そして、各キースイツチの
出力に基づいてキーの押鍵／離鍵が検出され、ま
た、１個のキーに設けられている２個のキースイ
ツチの動作間隔に基づいてキーの操作速度、すな
わち打鍵強度が検出される。これは、次の理由に
よる。まず、キーが強く弾かれればキーの押下速
度は速くなるから、一方がオンしてから他方がオ
ンするまでの動作間隔は短くなり、逆に、キーが
弱く弾かれればキーの押下速度は遅くなるから、
一方がオンしてから他方がオンするまでの動作間
隔は長くなる。したがつて、動作間隔を測定する
ことにより、打鍵強度を知ることができる訳であ
る。また、ペダルスイツチの出力に基づいて、各
ペダルの踏込み／開放が検出される。そして、こ
れらの検出結果に基づいて演奏データが作成さ
れ、フロツピイデイスク装置２２のデイスク盤に
書込まれる。演奏データを再生する場合（ピアノ
の自動演奏を行う場合）は、フロツピイデイスク
装置２２に収録した演奏データを順次読出し、所
定のデータ変換をした後ソレノイド駆動回路２３
へ供給する。これにより、各キーおよび各ペダル
に設けられたソレノイド４７が演奏データに基づ
いて駆動され、ピアノの自動演奏が行われる。

以下、上述したピアノ自動演奏装置について詳
述する。

第１図において、キースイツチ群２４は鍵盤２
０の各キーに各々設けられたキースイツチの集合
を示すブロツクである。ここで、１個のキーに対
応して設けられる２個のキースイツチの構成例を
第２図を参照して説明する。この図において、符
号２４ａはキーであり、このキー２４ａの前端部
下方にはそれぞれのキー２４ａに対応して第１キ
ースイツチK₁および第２キースイツチK₂が並列
配置されている。この場合、第１キースイツチ
K₁および第２キースイツチK₂は各々、先端部が
上方に略逆Ｊ字状に折り曲げられてキー２４ａに
よる被押圧部イ，ロを構成する可動接点SK₁，
SK₃と、この可動接点SK₁，SK₃の下面に近接す
る固定接点SK₂，SK₄とから構成され、第１キー
スイツチK₁の可動接点SK₁の被押圧部イは第２
キースイツチK₂の可動接点SK₃の被押圧部ロよ
り高く設定されてキー２４ａの下面に近接してい
る。したがつて、キー２４ａの操作部が押下され
ると、まず被押圧部イが下方に弾性変形して固定
接点SK₂と接触し、第１キースイツチK₁がオン
状態となり、次いで被押圧部ロが下方に弾性変形
することにより第２キースイツチK₂がオン状態
となる。

ペダルスイツチ群２５は、ペダル装置２１の各
ペダルに各々設けられたペダルスイツチからなる
もので、各ペダルスイツチの出力はペダルスイツ
チインターフエイス２６へ供給される。

キー情報発生回路２７はキースイツチ群２４の
各キースイツチK₁，K₂を走査することにより、
各キースイツチK₁，K₂のオン／オフ状態を検出
し、この検出結果にしたがつて、キーコードKC
（７ビツト）、打鍵強度データSD（８ビツト；第１
の打鍵強度データ）および打鍵確認コードKD
（１ビツト）からなるキー情報を出力する回路で
ある。すなわち、このキー情報発生回路２７は、
クロツクパルスφ₀によつて駆動される３個のシ
フトレジスタ２８（16ステージ・７ビツト），２
９（16ステージ・８ビツト），３０（16ステー
ジ・１ビツト）を有して構成される。そして、い
ずれかのキー（以下、キーＡと称す）が新たに押
下された場合、キーＡの第１キースイツチK₁が
オン状態となつた時点でキーＡのキーコードKC
をシフトレジスタ２８の空（ステージ（今、この
空ステージを第10ステージと仮定する）に書込
み、また、キーＡの第１キースイツチK₁がオン
状態となつた時点から第２キースイツチK₂がオ
ン状態になるまでの時間を計測し、この計測結果
を打鍵強度データSDとしてシフトレジスタ２９
の第10ステージに書込み、さらに、キーＡの第２
キースイツチK₂がオンとなつた時点で打鍵確認
コードKD（“１”信号）をシフトレジスタ３０の
第10ステージへ書込む。また、キーＡが離鍵され
た場合は、第１キースイツチK₁がオフとなつた
時点で各シフトレジスタ２８〜３０の第10ステー
ジのデータを消去する（「０」とする）。

ここで、上述したシフトレジスタ２８〜３０が
各々16ステージ構成であることから明らかなよう
に、このキー情報発生回路２７は最大16個のキー
のキー情報をシフトレジスタ２８〜３０の各ステ
ージに割当てることができる。そして、シフトレ
ジスタ２８〜３０の各ステージに各々割当てられ
たキー情報は前述したクロツクパルスφ₀にした
がつて、時分割でFI−FOメモリ３４へ出力され
る。また、この実施例においては打鍵強度データ
SDを得るために、次の過程がとられる。すなわ
ち、例えば上述したキーＡの例において、第１キ
ースイツチK₁がオン状態になると、以後一定時
間毎にシフトレジスタ２９の第10ステージに
「１」が加算される。（なお、シフトレジスタ２９
の第10ステージの内容は、キーＡの第１キースイ
ツチがオンとなる前は「０」となつている。）そ
して、キーＡの第２キースイツチK₂が閉じた時
点で上記「１」の加算が停止し、以後、この加算
結果がキーＡがオンされている間はずつとシフト
レジスタ２９の第10ステージから打鍵強度データ
SDとして出力される。このように、この実施例
においては、第２キースイツチK₂が閉じる以前
のシフトレジスタ２９の内容は時間計測の途中経
過を示しており、正しい打鍵強度データSDを示
してはいない。第２キースイツチがオンとなつた
時点以後、言い換えれば、打鍵確認コードKDが
“１”となつた時点以後、正しい打鍵強度データ
SDがシフトレジスタ２９から出力される。以上
がキー情報発生回路２７の構成である。

次に、中央処理装置（以下、CPUと称す）３
５はプログラムに基づいて装置各部を制御するも
ので、バスライン３６を介して装置各部と接続さ
れている。

ROM（リードオンメモリ）３７はCPU３５に
おいて用いられるプログラムおよび後述する強度
データ変換テーブル、強度データ補正テーブルが
各々記憶されているメモリである。RAM（ラン
ダムアクセスメモリ）３８は、第３図に示すよう
に領域３８ａ〜３８ｄを有する16Kワードのメモ
リであり、各領域３８ａ〜３８ｄは各々4Kワー
ドの記憶容量を有する。そして、領域３８ａ〜３
８ｃがフロツピイデイスク装置２２のデイスク盤
へのデータ書込み、あるいはデイスク盤からのデ
ータ読出しの際のバツフアメモリとして用いら
れ、また、領域３８ｄがワーキング領域として用
いられる。

FI−FOメモリ３４は、16×16ビツトのフアー
ストイン−フアーストアウトメモリであり、その
書込み／読出しはメモリコントローラ３９によつ
て制御される。すなわち、CPU３５から書込み
指令がメモリコントローラ３９へ供給されると、
メモリコントローラ３９がFI−FOメモリ３４を
書込み状態とする。これにより、キー情報発生回
路２７のシフトレジスタ２８〜３０内の全データ
がクロツクパルスφ₀に基づいてFI−FOメモリ３
４へ書込まれる。また、CPU３５からメモリコ
ントローラ３９へ読出し指令が供給された場合
は、メモリコントローラ３９がFI−FOメモリ３
４を読出し状態とする。これにより、FI−FOメ
モリ３４内の全データがCPU３５を介してRAM
３８の領域３８ｄのニユーデータエリアNDE（第
３図）へ書込まれる。なお、このFI−FOメモリ
３４を挿入している理由は、CPU３５とキー情
報発生回路２７が各々異なる（同期していない）
クロツクパルスによつて駆動されているからであ
る。

ペダルスイツチインターフエイス２６は、ペダ
ルスイツチ群２５内の各ペダルスイツチのオン／
オフ状態を検出し、検出したオン／オフ状態に対
応するペダルデータPDを出力する回路である。

制御信号発生回路４１は基本クロツク発生回路
４２から供給される2MHzのクロツクパルスφ₁を
CPU３５から供給される繰り返しデータBDに基
づいてカウントし、この結果得られる制御信号
SSをバスライン３６を介してCPU３５へ出力す
る。この制御信号SSの周期は、通常は4msecで
あるが、場合によつて3.5msec、3msec、あるい
は200usec等に変更される。

操作部４３は、スタートスイツチ、ストツプス
イツチ、フロツピイデイスク装置２２のデイスク
盤への書込みを指定する書込み指定スイツチ、同
デイスク盤からの読出しを指定する読出し指定ス
イツチ等のスイツチ類および曲番号を指定するた
めの例えばテンキー等からなる操作釦を有して構
成され、各スイツチおよび操作釦の出力が各々コ
ード化され、バスライン３６へ出力される。

ソレノイド駆動回路２３はCPU３５からバス
ライン３６およびアウトプツトインターフエイス
４５を介して供給されるソレノイド駆動データ
SKDに基づいて、周期が一定で、かつ同データ
SKDに対応するパルス幅を有するソレノイド駆
動信号を作成し、このソレノイド駆動信号を増幅
器４６，４６……を介して、CPU３５から供給
されるキーコードKCまたはペダルデータPDに対
応するソレノイド４７，４７……へ供給する。

次に、上記構成によるピアノ自動演奏装置の動
作を説明する。

〔１〕フロツピイデイスク装置２２のデイスク
盤に演奏者の演奏に関するデータを収録する場
合。

この場合、演奏者は操作部４３に設けられてい
るデイスク書込み指定スイツチをオン状態とした
後、スタートスイツチを押し、以後、鍵盤２０お
よびペダル装置２１を使用して通常のピアノ演奏
を行い第１曲目の演奏が終了したらストツプスイ
ツチを押す。そして第２曲目を続けて演奏する場
合は、再びスタートスイツチを押してから演奏を
開始し、演奏が終了した場合は、ストツプスイツ
チを押す。

演奏者によつてスタートスイツチが押される
と、CPU３５が、まず4msec周期を指定する繰り
返しデータBDを制御信号発生回路４１へ出力す
る。これにより、以後４ｍsec周期の制御信号SS
が制御信号発生回路４１から出力され、CPU３
５へ供給される。CPU３５は制御信号SSが供給
されるたびに次の各処理を行う。

まず、メモリコントローラ３９へ書込み指令
を出力し、キー情報発生回路２７のシフトレジ
スタ２８〜３０内の全データをFI−FOメモリ
３４へ転送させる。

次に、FI−FOメモリ３４へ転送されたデー
タをRAM３８の領域３８ｄ内に設定されたニ
ユーデータエリアNDE内に書込む。

次に、ペダルスイツチインターフエイス２６
から出力されているペダルデータPDをRAM
３８のニユーデータエリアNDE内に書込む。

次に、RAM３８の領域３８ｄ内に設定され
ているタイマエリアTE内のデータに「１」を
加算する。なお、この意味については後に説明
する。

次に、RAM３８のニユーデータエリアNDE
内のデータと、RAM３８の領域３８ｄ内に設
定されているオールドデータエリアODE内の
データとを比較することにより、鍵盤２０の押
鍵状態およびペダル装置２１の操作状態の変化
（以下、この変化をイベントと称する）を検出
する。なお、オールドデータエリアODE内に
は前回（4msec前）制御信号SSが出力された
時のシフトレジスタ２８〜３０の内容およびペ
ダルデータPDが各々格納されている。

ここで、上述したイベント検出について更に
説明する。まず、ペダル装置２１に関しては、
ペダルデータPDに変化があつた場合にイベン
トとして検出される。次に、新たにキーが押下
された場合（キーオンの場合）は、第１キース
イツチK₁がオン状態となつたのみではイベン
トとして検出されない。第２キースイツチK₂
がオン状態となつた時点、すなわち、打鍵確認
コードKDが“１”信号となつた時点でイベン
トとして検出される。なお、このイベント検出
時点は、厳密には、打鍵確認コードが“１”信
号となつた時点以後最初に制御信号SSが出力
される時点である。また、キーが離鍵された場
合（キーオフの場合）は、前述したように第１
キースイツチK₁がオフとなつた時キーコード
KC、打鍵確認コードKD等が「０」に戻り、
したがつて、この時点（厳密にはこの時点以後
最初に制御信号SSが出力される時点）でイベ
ントが検出される。

上記の処理においてイベントが検出されな
かつた場合は、RAM３８のニユーデータエリ
アNDEの内容をオールドデータエリアODEに
移し、一連の処理を終了する。以後、CPU３
５は次の制御信号SSの発生を待つ。

上記の処理においてイベントが検出された
場合は、第４図に示すデータ群（以下、イベン
トフレームEFと称す）を作成し、RAM３８の
領域３８ａに書込む。なお、イベントフレーム
EFについては後に詳述する。

次に、イベントが検出された場合はタイマエ
リアTEをクリアする。

次に、ニユーデータエリアNDEの内容をオ
ールドデータエリアODEへ移し、一連の動作
を終了する。

以後、CPU３５は次の制御信号SSの発生を待
つ。

以上が、制御信号SSが発生するたびにCPU３
５が行う処理である。

ここで、上述したタイマエリアTE内のデータ
およびイベントフレームEFについて説明する。

まず、タイマエリアTE内のデータは、上述し
たの処理から明らかなように、イベントが発生
するたびにクリアされ、上述したの処理から明
らかなように、制御信号SSが発生するたびに
「１」が加算される。すなわち、イベント発生時
におけるタイマエリアTE内のデータは、前回イ
ベントが発生した時点から、今回のイベント発生
時までの時間（制御信号SSの周期4msecを基本
単位とする時間）を示している。

次に、イベントフレームEFは第４図に示すよ
うに第１ワード数データWD１、タイマデータ
TD、イベントデータED、第２ワード数データ
WD２の４データから構成される。以下、これら
のデータを順次説明する。

（）第１ワード数データWD１このデータはタイマデータTDのワード数およ
びイベントデータEDのワード数の合計ワード数
を示すデータである。

（）タイマデータTD 前記の処理を行う時点においてRAM３８の
タイマエリアTE内に記憶されているデータであ
り、前回のイベント発生時点から今回のイベント
発生時点までの時間を示すデータである。なお、
このタイマデータTDは２ワード構成である。

（）イベンドデータED このデータはイベントが発生したキーあるいは
ペダルに関するデータである。すなわち、新たに
キーが押下され、第２キースイツチK₂がオンと
なつた場合は、第５図イに示すように、押下キー
のキーコードKC（７ビツト）、キーオンコード
（“１”）および同キーの打鍵強度データSD（８ビ
ツト）からなる２ワードのデータがイベントデー
タEDとなる（上述のキーコードKCによつて鍵位
置データが構成される）。なお、上記キーコード
KCおよび打鍵強度データSDはニユーデータエリ
アNDE内に記憶されている。また、キーが離鍵
された場合は、第５図ロに示すように、離鍵され
たキーのキーコードKCおよびキーオフコード
（“０”）からなる１ワードのデータがイベントデ
ータEDとなる。また、ペダル装置２１のいずれ
かのペダルがオンとされた場合は、第５図ハに示
すようにペダルデータPDおよびペダルオンコー
ド（“１”）からなる１ワードのデータがイベント
データEDとなり、オン状態にあるペダルがオフ
とされた場合は、第５図ニに示すようにペダルデ
ータPDおよびペダルオフコード（“０”）からな
る１ワードのデータがイベントデータEDとなる。
また、例えば２個のキーが同時にオンとされた場
合は、第５図イに示すデータ２組がイベントデー
タEDとなり、例えば、キーとペダルが同時にオ
ンとされた場合は、第５図イおよびハに示すデー
タがイベントデータEDとなる。なお、上述した
タイマデータTDおよびイベントデータEDを合
わせて演奏データと称する。

（）第２ワード数データWD２このデータは第１ワード数データWD１と全く
同一のデータである。すなわち、この実施例にお
いては、同一のワード数データがイベントフレー
ムEFの頭部および最後部に付加される。

次に、上述したイベントフレームEFが領域３
８ａ内に書込まれる過程を例を挙げて具体的に説
明する。

今、例えば第６図に示す時刻t₀において、スタ
ートスイツチがオンとされ、時刻t₄においてキー
F₃（第３オクターブ・Ｆ音のキー）のキースイツ
チK₂がオンとされ、時刻t₈においてキーG₃（第３
オクターブ・Ｇ音のキー）のキースイツチK₂が
オンとされ、時刻t₁₁においてキーG₃のキースイ
ツチK₁がオフとされ、時刻t₁₄においてキーF₃の
キースイツチK₁がオフとされたとする。時刻t₀に
おいてスタートスイツチがオンとされると、以
後、4msec毎の時刻t₁，t₂，t₃において制御信号
SSが発生するが、これらの時刻t₁〜t₃において押
鍵状態に変化はなく、イベントは検出されない。
次いで、時刻t₅においてイベントチエツクが行わ
れると、時刻t₃の状態に比較しキーF₃の押鍵状態
が変化していることからイベントが検出され、こ
の結果、第７図に示すイベントフレームEF−１
がRAM３８の領域３８ａ内に書込まれる。この
場合、タイマデータTD−１は「４」（このデー
タは第６図における時間T₁を示している）とな
り、イベントデータED−１はキーF₃のキーコー
ドKC、キーオンコード“１”および打鍵強度デ
ータSDとなり、また、第１、第２ワード数デー
タWD１−１，WD２−１が共に「４」となる。

次いで、時刻t₆，t₇においてイベントチエツク
が行われるが、これらの時刻t₆，t₇においてイベ
ントは検出されず、したがつて、イベントフレー
ムEFの作成も行われない。次に、時刻t₉におい
て、イベントチエツクが行われると、キーG₃の
押鍵状態が変化していることからイベントが検出
され、この結果、第７図に示すイベントフレーム
EF−２がRAM３８の領域３８ａ内に、前述した
イベントフレームEF−１に連続して書込まれる。
以下同様に、時刻t₁₂においてはキーG₃の押鍵状
態が変化していることからイベントが検出され、
この結果RAM３８の領域３８ａ内に第７図に示
すイベントフレームEF−３が作成され、また、
時刻t₁₅においては、キーF₃の押鍵状態が変化し
ていることから、イベントが検出され、この結
果、第７図に示すイベントフレームEF−４が作
成される。

このように、この実施例においてはイベントが
検出されるたびに、演奏データ（タイマデータ
TDおよびイベントデータED）をイベントフレ
ームEFの形式でRAM３８の領域３８ａ内に記録
していく。そして、領域３８ａがFull（満ぱい）
の状態になると、以後イベントフレームEFが
RAM３８の領域３８ｂ内に書込まれ、また、
CPU３５が領域３８ａ内のデータを、順次DMA
コントローラ５０の制御に従つてデイスクコント
ローラ４９を介してフロツピイデイスク装置２２
へ供給し、同デイスク装置２２内のデイスク盤へ
書込む。次いで、領域３８ｂがFullの状態になつ
た場合は、領域３８ｃ内にイベントフレームEF
が作成され、また領域３８ｂ内のデータがデイス
ク盤に書込まれる。このように領域３８ａ，３８
ｂ，３８ｃはサイクリツクに使用される。

以上がピアノ演奏者の演奏に係る演奏データ
を、フロツピイデイスク装置２２内のデイスク盤
に収録する過程である。

ところで、この実施例においては複数の曲の演
奏データを各々デイスク盤に書込むことができる
が、収録された各曲の演奏データを読出す際の便
宜上次の処置が採られている。

すなわち、まずスタートスイツチが押される
と、第８図イに示すように各ビツトが全て“０”
の曲間コードMC−１がRAM３８の領域３８ａ
の先頭番地に書込まれ、以後、イベントが発生す
るたびにイベントフレームEFが曲間コードMC
−１に連続して順次領域３８ａ内に書込まれる。
なお、第７図における符号MC−１も上記曲間コ
ードを示している。そして、第１曲目の演奏が終
了した後、演奏者が再びスタートスイツチを押
し、次いで第２曲目の演奏を開始すると、曲間コ
ードMC−２が再び領域３８ａ（あるいは領域３
８ｂ，３８ｃ）に書込まれ、以後、この曲間コー
ドMC−２に続けてイベントフレームEFが書込
まれていく。第３曲目、第４曲目……の演奏を続
けて行う場合も同様である。そして、各曲の演奏
が終了するごとに、演奏者がストツプスイツチを
押すと、領域３８ａ〜３８ｃ内のデータがフロツ
ピイデイスク装置２２のデイスク盤に書込まれた
後、曲間コードのアドレス（デイスク盤のアドレ
ス）がデイスク盤の別のトラツクに第１曲目から
順次書込まれ、これにより、第８図ロに示すイン
デツクステーブルIDTが作成される。

このように、この実施例においては、曲間コー
ドを第１曲目の先頭および曲間に書込むこと、お
よび、インデツクステーブルIDTをデイスク盤内
に作成することにより、演奏データを読出す際の
便宜を図つている。

〔２〕自動演奏を行う場合次に、フロツピイデイスク装置２２のデイスク
盤に書込まれた演奏データを読出し、この読出し
た演奏データに基づいてピアノの自動演奏を行う
場合の第１図に示す装置の動作を説明する。

この場合、操作者はまず操作部４３のデイスク
読出し指定スイツチをオンとした後、操作部４３
の操作釦によつて曲番号を指定し、そして、スタ
ートスイツチを押す。

スタートスイツチが押されると、CPU３５は、
まずフロツピイデイスク装置２２のデイスク盤の
インデツクステーブル（第８図ロ参照）から、操
作釦によつて指定された曲番号に対応するアドレ
ス（曲間コードのアドレス）を読出す。次いで、
読出したアドレスをデイスクコントローラ４９を
介してフロツピイデイスク装置２２へ供給し、デ
イスク盤の同アドレス以降に収録されているデー
タを12Kワード分RAM３８の領域３８ａ〜３８
ｃへ順次転送する。次いでCPU３５は、前述し
たデータ収録の場合と同様に4msecを指定する繰
り返しデータBDを制御信号発生回路４１へ出力
する。これにより、制御信号発生回路４１から
4msec周期の制御信号SSが出力され、CPU３５
へ供給される。以後、CPU３５は制御信号SSに
基づいて領域３８ａ〜３８ｃ内のデータの処理を
行う。以下、この処理過程について説明するが、
説明の便宜上、領域３８ａの先頭番地から順に第
７図に示す曲間コードMC−１およびイベントフ
レームEF−１，EF−２，……が書込まれている
ものとする。

さて、CPU３５は4msec周期を指定する繰り返
しデータBDを制御信号発生回路４１へ出力した
後、第７図に示す第１ワードデータWD１−１
（「４」）およびタイミングデータTD−１（「４」）
をRAM３８の領域３８ａから読出し、領域３８
ｄの一時記憶エリアSPEおよびタイマエリアTE
へ各々書込む。以後、制御信号SSが出力される
たびに、タイマエリアTEの内容から「１」を減
算し、この減算結果を再びタイマエリアTEに書
込む。そして、タイマエリアTEの内容が「０」
となつた時点、すなわち、第６図に示す時間T₁
が経過した時点で、次の処理を行う。

(a) RAM３８の一時記憶エリアSPEに記憶され
ている第１ワード数データWD１−１（「４」）
からタイマデータTDのワード数「２」を減算
する。

(b) この減算結果、すなわち、イベントデータ
ED−１のワード数「２」に基づいて領域３８
ａからイベントデータED−１（第７図）を読
出し、読出したイベントデータED−１を領域
３８ｄのイベントデータエリアEDEに書込む。

(c) 領域３８ａから第７図に示す第１ワード数デ
ータWD１−２（「４」）およびタイマデータ
TD−２（「３」）を読出し、領域３８ｄの一時
記録エリアSPEおよびタイマエリアTEへ各々
書込む。

領域３８ｄのイベントデータエリアEDEにイ
ベントデータED−１が書込まれると（上記(b)の
処理）、このイベントデータED−１（キーF₃のキ
ーコードKC、打鍵強度データSD、キーオンコー
ド“１”）に基づいてソレノイド駆動データSKD
が作成され、ソレノイド駆動回路２３へ供給され
る。ソレノイド駆動回路２３はソレノイド駆動デ
ータSKDに基づいてソレノイド駆動信号を作成
し、増幅器４６を介してキーF₃に設けられたソ
レノイド４７へ供給する。これにより、キーF₃
が打鍵強度データSDに対応する強さで駆動され
る。なお、このソレノイド４７が駆動される過程
については後に詳述する。

以後、制御信号SSが出力されるごとに、前述
した場合と同様に、タイマエリアTEの内容（こ
の場合、「３」）から「１」が減算される。そし
て、タイマエリアTEの内容が「０」となつた時
点（第６図に示す時間T₂が経過した時点）で、
再び前述した場合と同様の処理が行われる。すな
わち、 (a) 第１ワード数データWD１−２（「４」）から
タイマデータTDのワード数「２」が減算され
る。

(b) この減算結果（「２」）に基づいて領域３８ａ
からイベントデータED−２が読出され、イベ
ントデータエリアEDEに書込まれる。

(c) 領域３８ａから第１ワード数データWD１−
３（「３」）およびタイマデータTD−３
（「２」）が読出され、一時記憶エリアSPEおよ
びタイマエリアTEに各々書込まれる。

そして、イベントデータエリアEDEにイベン
トデータED−２（キーG₃のキーコードKC、打
鍵強度データSD、キーオンコード“１”）が書込
まれると、このイベントデータED−２に基づい
て、キーG₃に設けられたソレノイド４７が駆動
される。

次いで、タイマデータTD−３（「２」）に対応
する時間T₃（第６図）が経過すると、再び前述し
た(a)〜(c)と同様の処理が行われ、この結果、タイ
マエリアTEにタイマデータTD−４（「２」）が、
イベントデータエリアEDEにイベントデータED
−３が、一時記憶エリアSPEに第１ワード数デー
タWD１−４が各々書込まれる。そして、イベン
トデータエリアEDEにイベントデータED−３
（キーG₃のキーコードKCおよびキーオフコード
“０”）が書込まれると、キーG₃に設けられたソ
レノイド４７がオフとされる。

以下同様の過程が繰り返えされ、ピアノが自動
的に演奏される。そして、RAM３８の領域３８
ａ内の全データの自動演奏が終了すると、引続い
て領域３８ｂ内のデータに基づいて自動演奏が行
われる。また、領域３８ｂ内のデータによる自動
演奏が行われている間に、フロツピイデイスク装
置２２のデイスク盤から次のデータが読出され、
領域３８ａに書込まれる。領域３８ｂ内のデータ
の自動演奏が終了すると、引き続いて、領域３８
ｃ→３８ａ→３８ｂ→……の順で自動演奏が行わ
れ、また、領域３８ａのデータ書込みが終了する
と、以後、領域３８ｂ→３８ｃ→３８ａ……の順
で各領域内にデータが書込まれる。

なお、上述した例においては鍵盤２０のキーの
駆動のみについて説明したが、ペダル装置２１の
ペダルの駆動も同様にして行われる。

また、自動演奏のテンポを変更したい場合は
4msec周期を指定する繰り返しデータBDに代え
て、例えば3msec，3.5msec等の周期を指定する
繰り返しデータBDを制御信号発生回路４１へ供
給すればよい。

次に、イベントデータエリアEDE内に書込ま
れたイベントデータEDに基づいて、キーに設け
られたソレノイド４７が駆動される過程について
説明する。なお、以下の説明においては、キー
F₃が駆動される場合を例にとる。

まず、イベントデータエリアEDE内の打鍵強
度データSD（キーF₃の打鍵強度データ）がROM
３７内の打鍵強度データ変換テーブルに基づいて
変換される。この変換の理由は次の通りである。

打鍵強度データSDは演奏者の打鍵強度に比例
した値を有するデータであるのに対し、ソレノイ
ド４７はそのプランジヤの動作速度がソレノイド
駆動信号のパルス幅にリニアに対応しない。すな
わち、打鍵強度データSDに比例するパルス幅を
有するソレノイド駆動信号をソレノイド４７へ印
加しても、打鍵強度データSDに比例するプラン
ジヤの動作速度を得ることはできない。したがつ
て、打鍵強度データSDに対応するプランジヤの
動作速度が得られるように打鍵強度データSDを
変換する必要がある。打鍵強度データ変換テーブ
ルはこの変換のためのテーブルであり、打鍵強度
データSDの各値に各々対応するデータ（以下、
このデータを打鍵強度データSD′と称する）が予
め記憶されている。なお、ROM３７には、この
打鍵強度データ変換テーブルとして、操作部４３
に設けられている音量設定スイツチによつて設定
される例えば５段階の音量毎に、別個のテーブル
が用意されている。

次に、上述した変換によつて得られた打鍵強度
データSD′が、更にROM３７内の打鍵強度デー
タ補正テーブルによつて補正される。この補正の
理由は次の通りである。

（）黒鍵、白鍵によつてキーを駆動するため
の力が異なり、したがつて、黒鍵であるか白鍵
であるかによつて打鍵強度データを補正する必
要がある。これは黒鍵と白鍵とでは形状が違う
ため、その全重量や、回転中心であるバランス
ピンの鍵全長に対する位置が異なるためであ
る。

（）ソレノイド４７，４７……は、取り付け
スペースの関係でキーの並び方向に沿つて一直
線上に配置することができず、例えば交互にず
らして千鳥状に配置する場合がある。このよう
に、交互に配置すれば、隣接するソレノイド４
７を一部重ねるようにして設置することができ
るので、ソレノイド４７，４７……の設置スペ
ースを圧縮することができる。しかし、ソレノ
イド４７を交互に配置すると、キーに対するソ
レノイド４７の作用点とキーの揺動中心（バラ
ンスピンの位置）との間の距離が、キーの並び
方向において交互に異なつてしまう。この結
果、ソレノイドの位置によつて打鍵強度を補正
する必要が生じる。

（）低音キーと高音キーとではキーを駆動す
る力が異なり（一般に低音側の方がハンマーや
ダンパーが大型のためキータツチが重い）、こ
のため、同一パルス幅を有するソレノイド駆動
信号を低音キーのソレノイド４７と高音キーの
ソレノイド４７とへ各々印加した場合、低音キ
ーのソレノイド４７のプランジヤの動作速度が
高音キーのそれより遅くなる。したがつて、こ
の動作の違いをキーの位置に応じて補正するこ
とが必要となる。

通常は、上述の（）〜（）の理由の全てが
かかわるので総合的な補正が必要となるが、その
影響が無いものあるいは無視できるものについて
は補正の必要がないのは言うまでもない。例え
ば、ソレノイド４７が一直線上に配置される場合
においては、前述の理由（）に起因する補正は
不要となる。

打鍵強度データ補正テーブルは上述した補正を
行うためのもので、各キーコードKCに各々対応
する補正データ（例えば「＋１」「０」「−１」…
…等）が予め記憶されている。そして、前述した
打鍵強度データSD′はキーF₃のキーコードKCに
対応する補正データによつて補正される。この補
正後のデータを、以下打鍵強度データHSDと称
する。

なお、上述した打鍵強度データ変換テーブルお
よび打鍵強度データ補正テーブルは共に実験結果
に基づいて作成される。

次に、上述した打鍵強度データHSDに基づい
て、時間の経過と共に第９図の折線DLのように
その値が変化するソレノイド駆動データSKDが
作成される。なお、第９図において時刻t₁はイベ
ントデータED−１がイベントデータエリアEDE
に書込まれた時刻、時刻t₂はイベントデータED
−４（第７図参照）がイベントデータエリア
EDEに書込まれた時刻である。また、この第９
図に示す波形において、時間T₁〜T₄およびソレ
ノイド駆動データSKD₁〜SKD₃は各々次の時間
およびデータである。

T₁：オンデイレイ時間すなわち、弱い音と強い音が同時に演奏さ
れた場合、これを再生すると弱い音の方が
遅れて再生される。この不都合を除去する
ため、弱い音の時は時間T₁を小とし、強
い音の時は時間T₁を大とする。

SKD₁：静止摩擦脱出のためのデータ。

すなわち、このソレノイド駆動データ
SKD₁がソレノイド駆動信号に変換され、
ソレノイド４７へ供給されると、ソレノイ
ド４７のプランジヤが静止摩擦を脱出した
状態となる。

T₂：静止摩擦脱出のための時間。

SKD₂：打鍵強度データHSDに対応するデータ。

すなわち、このソレノイド駆動データ
SKD₂の値の大小により、ソレノイド４７
のプランジヤの動作速度が決まる。

T₃：ソレノイド４７のプランジヤが完全に突出
状態となるまでの時間、言い換えれば、キ
ーが完全にオン状態となるまでの時間。

SKD₃：ソレノイド保持データ。

すなわち、一且駆動されたソレノイド４７
のプランジヤを突出状態で保持するための
データ。

T₄ ：オフデイレイ時間。

オンデイレイ時間T₁を設けているため、
時刻t₂において即座にソレノイド駆動信号
をオフとすると、演奏時の発音時間より再
生時の発音時間が短かくなる。この不都合
を除去するための時間。

そして、上述した各ソレノイド駆動データ
SKD₁〜SKD₃が順次第９図に示すタイミングで、
キーF₃のキーコードKCと共にソレノイド駆動回
路２３へ出力される。ソレノイド駆動回路２３
は、供給される各ソレノイド駆動データSKD₁〜
SKD₃に対応するパルス幅を有する一定周期のソ
レノイド駆動信号を作成し、増幅器４６を介して
キーF₃に設けられたソレノイド４７へ供給する。
これにより、キーF₃に設けられたソレノイド４
７が、打鍵強度データSDに対応する強さで駆動
される。

以上詳細に説明したように、この考案によれ
ば、打鍵強度変換テーブル（第１の打鍵強度デー
タ変換手段）および打鍵強度補正テーブル（第２
の打鍵強度データ変換手段）とを設け、これらの
テーブルによつて打鍵強度データSD（第１の打鍵
強度データ）を変換し、この結果得られる打鍵強
度データHSD（第２の打鍵強度データ）に基づい
てソレノイドを駆動するようにしたので、演奏時
の打鍵強度を極めて忠実に再生することができる
利点が得られる。

【図面の簡単な説明】

第１図はこの考案の一実施例の構成を示すブロ
ツク図、第２図はピアノの各キーに設けられるキ
ースイツチK₁，K₂の構成を示す側断面図、第３
図は第１図におけるRAM３８の内部構成を示す
図、第４図はイベントフレームEFの構成を示す
図、第５図イ〜ニは各々、イベントデータEDの
フオーマツトを示す図、第６図はキー操作の一例
を示すタイミング図、第７図は第６図に示すキー
操作に対応して第１図に示すRAM３８に書込ま
れるデータを示す図、第８図イ，ロは曲番号検索
用のインデツクステーブルIDTを説明するための
図、第９図は第１図におけるソレノイド４７を駆
動するためのソレノイド駆動データSKDの変化
を示す波形図である。２０……鍵盤、３５……中央処理装置
（CPU）、３７……リードオンリメモリ（ROM）、
４７……ソレノイド。

Claims

【実用新案登録請求の範囲】ピアノの鍵に対応して配列された複数のソレノ
イドと、押下する鍵を示す鍵位置データに応じた
ソレノイドを、打鍵強度を示す打鍵強度データに
応じた速度で駆動するソレノイド駆動手段を有す
るピアノ自動演奏装置において、前記鍵位置データで指定された鍵の配列方向の
位置、当該鍵の重量、および当該鍵の揺動中心と
その鍵に対するソレノイドの作用力伝達点との距
離によつて変動する鍵の必要駆動力のうち少なく
ともいずれか一つの変動分と、前記鍵位置データ
で指定される鍵に対応するソレノイドの特性とに
基づいて前記打鍵強度データを増減補正する補正
手段を具備することを特徴とするピアノ自動演奏装
置。