JPH044595B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は、例えばピアノ自動演奏装置等、楽
器自動演奏装置において用いられるデータ早送り
方法に関する。 ピアノ自動演奏装置は、ピアノの各キーおよび
各ペダルの各々に対応して、キー駆動用のソレノ
イドおよびペダル駆動用のペダルソレノイドを設
け、これらのソレノイドを、カセツトテープある
いはフロツピイデイスク等に記憶されている演奏
データに基づいて自動的に駆動し、ピアノの自動
演奏を行うものである。 ところで、このピアノ自動演奏装置において、
データの早送りをしたい場合、カセツトテープ方
式の自動演奏装置においては、モータなどのメカ
ニズムの高速回転により単にテープを早送りすれ
ばよいが、フロツピイデイスク等の記憶手段を用
いた自動演奏装置の場合は、フロツピイデイスク
内のデータをデイスクの回転速度に応じて極めて
早い速度で送ることは可能であるが、速度が早過
ぎて何曲分とという様な実質感が伴なわない。し
かしながら、自動演奏装置における早送りにおい
ては、テープの早送りと略同様の速度でデータが
送られることが望ましく、言い換えれば、操作者
が早送りスイツチを押している時間に応じて、適
当なデータ量が送られることが必要である。ま
た、早送りに際し、ピアノの各キーおよび各ペダ
ルを駆動するソレノイドが通常演奏時より速い速
度で駆動されることにより騒音を発生しないこと
や、このような速い速度の駆動によるソレナイド
の過負荷駆動に起因するソレノイドの劣化、焼損
を防止することも重要である。 そこでこの発明は、フロツピイデイスク等の記
憶手段に記憶されたデータを、記憶されたデータ
の時間データに応じだ速度で送ることができるデ
ータ早送り方法を提供するもので、演奏データ収
録時、ピアノの演奏状態変化検出時点に、前回の
演奏状態変化検出時点からの経過時間を第１のク
ロツクパルスに基づいて計時した時間データおよ
びその変化後の演奏状態に相当する演奏状態デー
タを楽曲の進行順に記憶部に記憶し、 演奏データ再生時、上記記憶手段から記憶順に
時間データを読み出す毎に上記第１のクロツクパ
ルスに基づく計時を開始し、該計時値が読み出し
た時間データと一致する毎に、その時間データに
対応する演奏状態データを読み出し、ピアノの操
作子駆動部に供給してピアノを自動演奏するピア
ノ自動演奏方法において、 前記演奏データ再生中に早送り指令を受けた
時、前記第１のクロツクパルスをそれより周期の
短い第２のクロツクパルスに切り換えて計時を開
始し、該計時値が前記記憶部から読み出した時間
データと一致する毎に、演奏状態データを読み出
すことなく次に記憶されている時間データのみを
読み出すことを特徴としている。 以下、図面を参照しこの発明の一実施例につい
て説明する。第１図はこの発明による方法を適用
したピアノ自動演奏装置の構成を示すブロツク図
である。最初に、このピアノ自動演奏装置の概略
を説明する。 まず、鍵盤１の各キーには各々、２個のキース
イツチおよびキー駆動用のソレノイド２，２…が
設けられている。この場合、各キーに各々設けら
れる２個のキースイツチは、キー操作に対し異な
るタイミングで動作するようになつており（詳細
は後述する）、また、キー駆動用のソレノイド２
は、そのプランジヤがソレノイド２から突出する
時、キーを駆動するようになつている。また、ピ
アノに設けられているダンパーペダルおよびソス
テヌートペダル等（これらを合わせてペダル装置
３として示す）には各々、ペダルスイツチおよび
ペダルを駆動するソレノイド２が設けられてい
る。そして、各キースイツチの出力に基づいてキ
ーの押鍵／離鍵が検出され、また、１個のキーに
設けられている２個のキースイツチの動作間隔に
基づいてキーの操作速度、すなわち打鍵強度が検
出され、また、ペダルスイツチの出力に基づいて
各ペダルの踏込み／開放が検出される。そして、
これらの検出結果に基づいて演奏データが作成さ
れ、フロツピイデイスク装置４のデイスク盤に書
込まれる。演奏データを再生する場合（ピアノの
自動演奏を行う場合）は、フロツピイデイスク装
置４に収録した演奏データを順次読出し、所定の
データ変換をした後ソレノイド駆動回路５へ供給
する。これにより、各キーおよび各ペダルに設け
られたソレノイド２が演奏データに基づいて駆動
され、ピアノの自動演奏が行われる。 以下、上述したピアノ自動演奏装置について詳
述する。 第１図において、キースイツチ群６は鍵盤１の
各キーに各々設けられたキースイツチの集合を示
すブロツクである。ここで、１個のキーに対応し
て設けられる２個のキースイツチの構成例を第２
図を参照して説明する。この図において、符号６
ａはキーであり、このキー６ａの前端部下方には
第１キースイツチK₁および第２キースイツチK₂
が各々設けられている。この場合、第１キースイ
ツチK₁および第２キースイツチK₂は各々、先端
部が上方に略逆Ｊ字状に折り曲げられてキー６ａ
による被押圧部イ，ロを構成する可動接点SK₁，
SK₃と、この可動接点SK₁，SK₃の下面に近接す
る固定接点SK₂，SK₄とから構成され、第１キー
スイツチK₁の可動接点SK₁の被押圧部イは第２
キースイツチK₂の可動接点SK₃の被押圧部ロよ
り高く設定されてキー６ａの下面に近接してい
る。したがつて、キー６ａの操作部が押下される
と、まず被押圧部イが下方に弾性変形して固定接
点SK₂と接触し第１キースイツチK₁がオン状態
となり、次いで被押圧部ロが下方に弾性変形する
ことにより第２キースイツチK₂がオン状態とな
る。 ペダルスイツチ群７は、ペダル装置３の各ペダ
ルに各々設けられたペダルスイツチからなるもの
で、各ペダルスイツチの出力はペダルスイツチイ
ンターフエイス８へ供給される。 キー情報発生回路９はキースイツチ群６の各キ
ースイツチK₁，K₂を走査することにより各キー
スイツチK₁，K₂のオン／オフ状態を検出し、こ
の検出結果にしたがつて、キーコードKC（７ビツ
ト）、打鍵強度データSD（８ビツト）および打鍵
確認コードKD（１ビツト）からなるキー情報を
出力する回路である。すなわち、このキー情報発
生回路９は、クロツクパルスφ₀によつて駆動さ
れる３個のシフトレジスタ９ａ（16ステージ・７
ビツト）、９ｂ（16ステージ・８ビツト）、９ｃ（16
ステージ・１ビツト）を有して構成される。そし
て、いずれかのキー（以下、キーＡと称す）が新
たに押下された場合、キーＡの第１キースイツチ
K₁がオン状態となつた時点でキーＡのキーコー
ドKCをシフトレジスタ９ａの空ステージ（今、
この空ステージを第10ステージと仮定する）に書
込み、また、キーＡの第１キースイツチK₁がオ
ン状態となつた時点から第２キースイツチK₂が
オン状態になるまでの時間を計測し、この計測結
果を打鍵強度データSDとしてシフトレジスタ９
ｂの第10ステージに書込み、さらに、キーＡの第
２のキースイツチK₂がオンとなつた時点で打鍵
確認コードKD（“１”信号）をシフトレジスタ９
ｃの第10ステージへ書込む。また、キーＡが離鍵
された場合は、第１キースイツチK₁がオフとな
つた時点で各シフトレジスタ９ａ〜９ｃの第10ス
テージのデータを消去する（「０」とする）。 ここで、上述したシフトレジスタ９ａ〜９ｃが
各々16ステージ構成であることから明らかなよう
に、このキー情報発生回路９は最大16個のキーの
キー情報をシフトレジスタ９ａ〜９ｃの各ステー
ジに割当てることができる。そして、シフトレジ
スタ９ａ〜９ｃの各ステージに各々割当てられた
キー情報は前述したクロツクパルスφ₀にしたが
つて、時分割でF_I−FOメモリ１０へ出力される。 中央処理装置（以下、CPUと称す）１１は、
プログラムに基づいて装置各部を制御するもの
で、バスライン１２を介して装置各部と接続され
ている。 ROM（リードオンリメモリ）１３はCPU１１
において用いられるプログラムが記憶されている
メモリである。RAM（ランダムアクセスメモリ）
１４は、第３図に示すように領域１４ａ〜１４ｄ
を有する16Kワードのメモリであり、各領域１４
ａ〜１４ｄは各々4Kワードの記憶容量を有する。
そして、領域１４ａ〜１４ｃがフロツピイデイス
ク装置４のデイスク盤へのデータ書込み、あるい
はデイスク盤からのデータ読出しの際のバツフア
メモリとして用いられ、また、領域１４ｄがワー
キング領域として用いられる。 F_I−FOメモリ１０は、16×16ビツトのフアー
ストイン−フアーストアウトメモリであり、その
書込み／読出しはメモリコントローラ１６によつ
て制御される。すなわち、CPU１１から書込み
指令がメモリコントローラ１６へ供給されると、
メモリコントローラ１６がF_I−FOメモリ１０を
書込み状態とする。これにより、キー情報発生回
路９のシフトレジスタ９ａ〜９ｃ内の全データが
クロツクパルスφ₀に基づいてF_I−FOメモリ１０
へ書込まれる。また、CPU１１からメモリコン
トローラ１６へ読出し指令が供給された場合は、
メモリコントローラ１６がF_I−FOメモリ１０を
読出し状態とする。これにより、F_I−FOメモリ
１０内の全データがCPU１１を介してRAM１４
の領域１４ｄのニユーデータエリアNDE（第３
図）へ書込まれる。なお、このF_I−FOメモリ１
０を挿入している理由は、CPU１１とキー情報
発生回路９が各々異なる（同期していない）クロ
ツクパルスによつて駆動されているからである。 ペダルスイツチインターフエイス８は、ペダル
スイツチ群７内の各ペダルスイツチのオン／オフ
状態を検出し、検出したオン／オフ状態に対応す
るペダルデータPDを出力する回路である。 制御信号発生回路１８は基本クロツク発生回路
１９から供給される2MHzのクロツクパルスφ₁を
CPU１１から供給される繰り返しデータBDに基
づいてカウントし、この結果得られるクロツクパ
ルスφ₂をパスライン１２を介してCPU１１へ出
力する。このクロツクパルスφ₂の周期は、通常
は４ｍsecであるが、場合によつて3.5ｍsec、３
ｍsec、あるいは200μsec等に変更される。 操作部２０は、スタートスイツチ、ストツプス
イツチ、フロツピイデイスク装置４のデイスク盤
への書込みを指定する書込み指定スイツチ、同デ
イスク盤からの読出しを指定する読出し指定スイ
ツチ、早送りスイツチ等のスイツチ類を有して構
成され、各スイツチの出力が各々コード化され、
バスライン１２へ出力される。 ソレノイド駆動回路５はCPU１１からバスラ
イン１２およびアウトプツトインターフエイス２
１を介して供給されるソレノイド駆動データ
SKDに基づいて、周期が一定で、かつ同データ
SKDに対応するパルス幅を有するソレノイド駆
動信号を作成し、このソレノイド駆動信号を増幅
器２２，２２…を介して、CPU１１から供給さ
れるキーコードKCまたはペダルデータPDに対応
するソレノイド２，２…へ供給する。 次に、上記構成になるピアノ自動演奏装置の動
作を説明する。 〔1〕 フロツピイデイスク装置４のデイスク盤に
演奏者の演奏に関するデータを収録する場合。 この場合、演奏者は操作部２０に設けられて
いるデイスク書込み指定スイツチをオン状態と
した後、スタートスイツチを押し、以後、鍵盤
１およびペダル装置３を使用して通常のピアノ
演奏を行う。 演奏者によつてスタートが押されると、
CPU１１が、まず４ｍsec周期を指定する繰り
返しデータBDを制御信号発生回路１８へ出力
する。これにより、以後４ｍsec周期のクロツ
クパルスφ₂が制御信号発生回路１８から出力
され、CPU１１へ供給される。CPU１１はク
ロツクパルスφ₂が供給されるたびに次の各処
理を行う。 まず、メモリコントローラ１６へ書込み指
令を出力し、キー情報発生回路９のシフトレ
ジスタ９ａ〜９ｃ内の全データをF_I−FOメ
モリ１０へ転送させる。 次に、F_I−FOメモリ１０へ転送されたデ
ータRAM１４の領域１４ｄ内に設定された
ニユーデータエリアNDE（第３図）内に書込
む。 次に、ペダルスイツチインターフエイス８
から出力されているペダルデータPDを
RAM１４のニユーデータエリアNDE内に書
込む。 次に、RAM１４の領域１４ｄ内に設定さ
れているタイマエリアTE内のデータに「１」
を加算する。なお、この意味については後に
説明する。 次に、RAM１４のニユーデータエリア
NDE内のデータと、RAM１４の領域１４ｄ
内に設定されているオールドデータエリア
ODE内のデータとを比較することにより、
鍵盤１の押鍵状態およびペダル装置３の操作
状態の変化（以下、この変化をイベントと称
する）を検出する。なお、オールドデータエ
リアODE内には前回（４ｍsec前）クロツク
パルスφ₂が出力された時のシフトレジスタ
９ａ〜９ｃの内容およびペダルデータPDが
各々格納されている。 上記の処理においてイベントが検出され
なかつた場合は、RAM１４のニユーデータ
エリアNDEの内容をオールドデータエリア
ODEに移し、一連の処理を終了する。以後、
CPU１１は次のクロツクパルスφ₂の発生を
待つ。 上記の処理においてイベントが検出され
た場合は、第４図に示すデータ群（以下、イ
ベントフレームEFと称す）を作成し、RAM
１４の領域１４ａに書込む。なお、イベント
フレームEFについては後に詳述する。 次に、イベントが検出された場合はタイマ
エリアTEをクリアする。 次に、ニユーデータエリアNDEの内容を
オールドデータエリアODEに移し、一連の
動作を終了する。以後、CPU１１は次のク
ロツクパルスφ₂の発生を待つ。 以上が、クロツクパルスφ₂が発生するたび
にCPU１１が行う処理である。 ここで、上述したタイマエリアTE内のデー
タおよびイベントフレームEFについて説明す
る。 まず、タイマエリアTE内のデータは、上述
したの処理から明らかなように、イベントが
発生するたびにクリアされ、上述したの処理
から明らかなように、クロツクパルスφ₂が発
生するたびに「１」が加算される。すなわち、
イベント発生時におけるタイマエリアTE内の
データは、前回イベントが発生した時点から、
今回のイベント発生時までの時間（クロツクパ
ルスφ₂の周期４ｍsecを基本単位とする時間）
を示している。 次に、イベントフレームEFは第４図に示す
ように第１ワード数データWD１、タイデータ
TD（時間データ）、イベントデータED（楽音デ
ータ）、第２ワード数デーダWD２の４データ
から構成される。以下、これらのデータを順次
説明する。 () 第１ワード数データWD１ このデータはタイマデータTDのワード数
およびイベントデータEDのワード数の合計
ワード数を示すデータである。 () タイマデータTD 前記の処理を行う時点においてRAM１
４のタイマエリアTE内に記憶されているデ
ータであり、前回のイベント発生時点から今
回のイベント発生時点までの時間を示すデー
タである。なお、このタイマデータTDは２
ワード構成である。 () イベントデータED このデータはイベントが発生したキーある
いはペダルに関するデータである。すなわ
ち、新たにキーが押下され、第２キースイツ
チK₂がオンとなつた場合は、第５図イに示
すように、押下キーのキーコードKC（７ビツ
ト）、キーオンコード（“１”）および同キー
の打鍵強度データSD（８ビツト）からなる２
ワードのデータがイベントデータEDとなる。
なお、上記キーコードKCおよび打鍵強度デ
ータSDはニユーデータエリアNDE内に記憶
されている。また、キーが離鍵された場合
は、第５図ロに示すように、離鍵されたキー
のキーコードKCおよびキーオフコード
（“０”）からなる１ワードのデータがイベン
トデータEDとなる。また、ペダル装置３の
いずれかのペダルがオンとされた場合は、第
５図ハに示すようにペダルデータPDおよび
ペダルオンコード（“１”）からなる１ワード
のデータがイベントデータEDとなり、オン
状態にあるペダルがオフとされた場合は、第
５図ニに示すようにペダルデータPDおよび
ペダルオフコード（“０”）からなる１ワード
のデータがイベントデータEDとなる。また、
例えば２個のキーが同時にオンとされた場合
は、第５図イに示すデータ２組がイベントデ
ータEDとなり、例えば、キーとペーダルが
同時にオンとされた場合は、第５図イおよび
ハに示すデータがイベントデータEDとなる。
なお、上述したタイマデータTDおよびイベ
ントデータEDを合わせて演奏データと称す
る。 () 第２ワード数データWD２ このデータは第１ワード数データWD１と
全く同一のデータである。すなわち、この実
施例においては、同一のワード数データがイ
ベントフレームEFの頭部および最後部に付
加される。 次に、上述したイベントフレームEFが領域
１４ａ内に書込まれる過程を例を挙げて具体的
に説明する。 今、例えば第６図に示す時刻t₀においてスタ
ートスイツチがオンとされ、時刻t₄においてキ
ーF₃（第３オクターブ・Ｆ音のキー）のキース
イツチK₂がオンとされ、時刻t₈においてキー
G₃（第３オクターブ・Ｇ音のキー）のキースイ
ツチK₂がオンとされ、時刻t₁₁においてキーG₃
のキースイツチK₁がオフとされ、時刻t₁₄にお
いてキーF₃のキースイツチK₁がオフとされた
とする。時刻t₀においてスタートスイツチがオ
ンされると、以後、４ｍsec毎の時刻t₁，t₂，t₃
においてクロツクパルスφ₂が発生するが、こ
れらの時刻t₁〜t₃において押鍵状態に変化はな
く、イベントは検出されない。次いで、時刻t₅
においてイベントチエツクが行われると、時刻
t₃の状態に比較しキーF₃の押鍵状態が変化して
いることからイベントが検出され、この結果、
第７図に示すイベントフレームEF−１がRAM
１４の領域１４ａ内に書込まれる。この場合、
タイマデータTD−１は「４」（このデータは
第６図における時間T₁を示している）となり、
イベントデータED−１はキーF₃のキーコード
KC、キーオンコード“１”および打鍵強度デ
ータSDとなり、また、第１、第２ワード数デ
ータWD１−１，WD２−１が共に「４」とな
る。 次いで、時刻t₆，t₇においてイベントチエツ
クが行われるが、これらの時刻t₆，t₇において
イベントは検出されず、したがつて、イベント
フレームEFの作成も行われない。次に、時刻
t₉においてイベントチエツクが行われると、キ
ーG₃の押鍵状態が変化していることからイベ
ントが検出され、この結果、第７図に示すイベ
ントフレームEF−２がRAM１４の領域１４ａ
内に、前述したイベントフレームEF−１に連
続して書込まれる。以下同様に、時刻t₁₂にお
いてはキーG₃の押鍵状態が変化していること
からイベントが検出され、この結果、RAM１
４の領域１４ａ内に第７図に示すイベントフレ
ームEF−３が作成され、また、時刻t₁₅におい
ては、キーF₃の押鍵状態が変化していること
から、イベントが検出され、この結果、第７図
に示すイベントフレームEF−４が作成される。 このように、この実施例においてはイベント
が検出されるたびに、演奏データ（タイマデー
タTDおよびイベントデータED）をイベント
フレームEFの形式でRAM１４の領域１４ａ内
に記録していく。そして、領域１４ａがFull
（満ぱい）の状態になると、以後、イベントフ
レームEFがRAM１４の領域１４ｂ内に書込ま
れ、また、CPU１１が領域１４ａ内のデータ
を、順次、デイスクコントローラ２４を介して
フロツピイデイスク装置４へ供給し、同デイス
ク装置４内のデイスク盤へ書込む。次いで、領
域１４ｂがFullの状態になつた場合は、領域１
４ｃ内にイベントフレームEFが作成され、ま
た、領域１４ｂ内のデータがデイスク盤に書込
まれる。このように、領域１４ａ〜１４ｃはサ
イクリツクに使用される。 以上がピアノ演奏者の演奏に係る演奏データ
をフロツピイデイスク装置４内のデイスク盤に
収録する過程である。 〔2〕 自動演奏を行う場合。 次に、フロツピイデイスク装置４のデイスク
盤に書込まれた演奏データを読出し、この読出
した演奏データに基づいてピアノの自動演奏を
行う場合の第１図に示す装置の動作を説明す
る。 この場合、操作者は、まず操作部２０のデイ
スク読出し指定スイツチをオンとした後、スタ
ートスイツチを押す。 スタートスイツチが押されると、CPU１１
は、まずフロツピイデイスク装置４のデイスク
盤に収録されているデータを12Kワード分
RAM１４の領域１４ａ〜１４ｃへ順次転送す
る。次いでCPU１１は、前述したデータ収録
の場合と同様に４ｍsecを指定する繰り返しデ
ータBDを制御信号発生回路へ出力する。これ
により、制御信号発生回路１８から４ｍsec周
期のクロツクパルスφ₂が出力され、CPU１１
へ供給される。以後、CPU１１はクロツクパ
ルスφ₂に基づいて領域１４ａ〜１４ｃ内のデ
ータの処理を行う。以下、この処理過程につい
て説明するが、説明の便宜上、領域１４ａの先
頭番地から順に第７図に示すイベントフレーム
EF−１，EF−２，…が書込まれているものと
する。 さて、CPU１１は４ｍsec周期を指定する繰
り返しデータBDを制御信号発生回路１８へ出
力した後、第７図に示す第１ワード数データ
WD１−１（「４」）およびタイミングデータ
TD−１（「４」）をRAM１４の領域１４ａか
ら読出し、領域１４ｄの一時記憶エリアSPEお
よびタイマエリアTEへ各々書込む。以後、ク
ロツクパルスφ₂が出力されるたびに、タイマ
エリアTEの内容から「１」を減算し、この減
算結果を再びタイマエリアTEに書込む。そし
て、タイマエリアTEの内容が「０」となつた
時点、すなわち、第６図に示す時間T₁が経過
した時点で、次の処理を行う。 (a) RAM１４の一時記憶エリアSPEに記憶さ
れている第１ワード数データWD１−１
（「４」）からタイマデータTDのワード数
「２」を減算する。 (b) この減算結果、すなわち、イベントデータ
ED−１のワード数「２」に基づいて領域１
４ａからイベントデータED−１（第７図）
を読出し、読出したイベントデータED−１
を領域１４ｄのイベントデータエリアEDE
に書込む。 (c) 領域１４ａから第７図に示す第１ワード数
データWD１−２（「４」）およびタイマデー
タTD−２（「３」）を読出し、領域１４ｄの
一時記憶エリアSPEおよびタイマエリアTE
へ各々書込む。 領域１４ｄのイベントデータエリアEDEに
イベントデータED−１が書込まれると（上記
(b)の処理）、このイベントデータED−１（キー
F₃のキーコードKC、打鍵強度データSD、キー
オンコード“１”）に基づいてソレノイド駆動
データSKDが作成され、キーF₃のキーコード
KCと共にアウトプツトインターフエイス２１
へ供給される。アウトプツトインターフエイス
２１は供給されたソレノイド駆動データSKD
およびキーF₃のキーコードKCを一時記憶し、
また、記憶したデータSKDおよびキーコード
KCをソレノイド駆動回路５へ供給する。ソレ
ノイド駆動回路５はソレノイド駆動データ
SKDに基づいてソレノイド駆動信号を作成し、
増幅器２２を介してキーF₃に設けられたソレ
ノイド２へ供給する。これにより、キーF₃が
打鍵強度データSDに対応する強さで駆動され
る。 以後、クロツクパルスφ₂が出力されるごと
に、前述した場合と同様に、タイマエリアTE
の内容（この場合、「３」）から「１」が減算さ
れる。そして、タイマエリアTEの内容が「０」
となつた時点（第６図に示す時間T₂が経過し
た時点）で、再び前述した場合と同様の処理が
行われる。すなわち、 (a) 第１ワード数データWD１−２（「４」）か
らタイマデータTDのワード数「２」が減算
される。 (b) この減算結果（「２」）に基づいて領域１４
ａからイベントデータED−２が読出され、
イベントデータエリアEDEに書込まれる。 (c) 領域１４ａから第１ワード数データWD１
−３（「３」）およびタイマデータTD−３
（「２」）が読出され、一時記憶エリアSPEお
よびタイマエリアTEに各々書込まれる。 そして、イベントデータエリアEDEにイベ
ントデータED−２（キーG₃のキーコードKC、
打鍵強度データSD、キーオンコード“１”）が
書込まれると、このイベントデータED−２に
基づいてキーG₃に設けられたソレノイド２が
駆動される。 次いで、タイマデータTD−３（「２」）に対
応する時間T₃（第６図）が経過すると、再び前
述した(a)〜(c)と同様の処理が行われ、この結
果、タイマエリアTEにタイマデータTD−４
（「２」）が、イベントデータエリアEDEにイベ
ントデータED−３が、イベントデータエリア
EDEに第１ワード数データWD１−４が各々書
込まれる。そして、イベントデータエリア
EDEにイベントデータED−３（キーG₃のキー
コードKCおよびキーオフコード“０”）が書込
まれると、キーG₃に設けられたソレノイド２
がオフとされる。 以下同様の過程が繰り返えされ、ピアノが自
動的に演奏される。なお、上述した例において
は鍵盤１にキーの駆動のみについて説明した
が、ペダル装置３のペダルの駆動も同様にして
行われる。 〔3〕 早送りを行う場合 操作者が操作部２０に設けられた早送りスイ
ツチを押すと、CPU１１が、まず200μsec周期
を指定する繰り返しデータBDを制御信号発生
回路１８へ出力する。これにより、制御信号発
生回路１８から200μsec周期のクロツクパルス
φ₂が出力され、CPU１１へ供給される。以後、
CPU１１はクロツクパルスφ₂が供給されるた
びにタイマエリアTE内のデータから「１」を
減算し、この減算結果を再びタイマエリアTE
に書込む。そして、タイマエリアTEの内容が
「０」となつた時点で、次のイベントフレーム
EFのタイマデータTDおよび第１ワード数デー
タWD１をRAM１４の領域１４ａから読出し、
タイマエリアTEおよび一時記憶エリアSPEに
各々書込む。以後、クロツクパルスφ₂が出力
されるたびに上述した動作が繰り返される。そ
して、領域１４ａ内のタイマデータTDおよび
第１ワード数データWD１の処理が全て終了す
ると、引続いて領域１４ｂ，１４ｃ内のタイマ
データTDおよび第１ワード数データWD１が
同様にして処理される。また、領域１４ａ，１
４ｂ，１４ｃ内のデータ処理が終了すると、フ
ロツピイデイスク装置４のデイスク盤から新た
なデータが読出され、領域１４ａ，１４ｂ，１
４ｃへ書込まれる。そして、操作者がストツプ
スイツチを押すと、上記動作が停止し、早送り
が終了する。なお、上述した動作において、第
１ワード数データWD１は、次のタイマデータ
TDのアドレス算出に用いられる。 このように、早送りの場合は領域１４ａ〜１４
ｃ内に記憶されているタイマデータTDおよび第
１ワード数データWD１が順次演奏順に読出さ
れ、読出されたタイマデータTDの示す時間が
200μsec周期のクロツクパルスφ₂に基づいて計測
される。この結果、フロツピイデイスク装置４の
デイスク盤のデータを、カセツトテープの早送り
と略同様のスピードで送ることが可能となる。な
おこの場合、イベントデータEDは領域１４ａ〜
１４ｃから読出されず、勿論ピアノの自動演奏も
行われず不快感を与えることがない。 以上詳記したように、本発明は、演奏データ再
生中に早送り指令を受けた時、第１のクロツクパ
ルスをそれより周期の短い第２のクロツクパルス
に切り換えて計時を開始し、該計時値が記憶吹か
ら読み出した時間データと一致する毎に、演奏状
態データを読み出すことなく次に記憶されている
時間データのみを読み出すよう構成したので、フ
ロツピイデイスク等、テープ以外の記憶手段に記
憶されたデータを、テープに記憶されたデータ早
送りの場合と略同様の速度で送ることができる。 また、早送り中はピアノを自動演奏しないた
め、ピアノの各キーおよび各ペダルを駆動するソ
レノイドが通常演奏時より速い速度で駆動される
ことは無いので、早送り自動演奏による聴者に不
快な楽音発生および早送り駆動によるソレノイド
等の騒音発生を未然に防止できる。 さらに、上述のような速い速度の駆動によるソ
レノイドの過負荷駆動に起因するソレノイドの劣
化、焼損を回避するので、その信頼性、耐久性が
飛躍的に向上するというきわめて優れた効果を奏
する。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図はピアノの各キーに設けられるキ
ースイツチK₁，K₂の構成を示す側断面図、第３
図は第１図におけるRAM１４の内部構成を示す
図、第４図はイベントフレームEFの構成を示す
図、第５図イ〜ニは各々、イベントデータEDの
フオーマツトを示す図、第６図はキー操作の一例
を示すタイミング図、第７図は第６図に示すキー
操作に対応して第１図に示すRAM１４に書込ま
れるデータを示す図である。 ４……記憶手段（フロツピイデイスク装置）、
１１……中央処理装置（CPU）、１４……ランダ
ムアクセスメモリ（RAM）、１８……制御信号
発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 演奏データ収録時、ピアノの演奏状態変化検
   出時点に、前回の演奏状態変化検出時点からの経
   過時間を第１のクロツクパルスに基づいて計時し
   た時間データおよびその変化後の演奏状態に相当
   する演奏状態データを楽曲の進行順に記憶部に記
   憶し、 演奏データ再生時、上記記憶手段から記憶順に
   時間データを読み出す毎に上記第１のクロツクパ
   ルスに基づく計時を開始し、該計時値が読み出し
   た時間データと一致する毎に、その時間データに
   対応する演奏状態データを読み出し、ピアノの操
   作子駆動部に供給してピアノを自動演奏するピア
   ノ自動演奏方法において、 前記演奏データ再生中に早送り指令を受けた
   時、前記第１のクロツクパルスをそれより周期の
   短い第２のクロツクパルスに切り換えて計時を開
   始し、該計時値が前記記憶部から読み出した時間
   データと一致する毎に、演奏状態データを読み出
   すことなく次に記憶されている時間データのみを
   読み出すことを特徴とするピアノ自動演奏方法。