JPH0462084B2 - - Google Patents
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- JPH0462084B2 JPH0462084B2 JP60223768A JP22376885A JPH0462084B2 JP H0462084 B2 JPH0462084 B2 JP H0462084B2 JP 60223768 A JP60223768 A JP 60223768A JP 22376885 A JP22376885 A JP 22376885A JP H0462084 B2 JPH0462084 B2 JP H0462084B2
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- module
- output
- modules
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- Mounting Of Printed Circuit Boards And The Like (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はモジユール増設が容易な計算機のバス
システムに係わる。
システムに係わる。
〈従来の技術〉
計算機を構成するバスシステムは、CPU、メ
モリ、基本入出力及びオプシヨン入出力等の機能
をもつ各モジユールを共通なバスラインによつて
種種組合せて、計算機を構成している。このよう
な計算機のモジユール実装部の背後のバスライン
構成を第２図に示す。第２図においてM1はCPU
モジユール、M2はメモリモジユール、M3は入出
力モジユール、M4，M5…は其の他の入出力モジ
ユール、B1，B2，B31，B32，B33，B34は各モジ
ユールの背後でモジユール間を結線するバスライ
ンである。
モリ、基本入出力及びオプシヨン入出力等の機能
をもつ各モジユールを共通なバスラインによつて
種種組合せて、計算機を構成している。このよう
な計算機のモジユール実装部の背後のバスライン
構成を第２図に示す。第２図においてM1はCPU
モジユール、M2はメモリモジユール、M3は入出
力モジユール、M4，M5…は其の他の入出力モジ
ユール、B1，B2，B31，B32，B33，B34は各モジ
ユールの背後でモジユール間を結線するバスライ
ンである。
第３図は、これらモジユール実装部のモジユー
ル配列の前面の状態を示す。第３図に示すように
各モジユールM1，M2…はモジユールを収容する
架台の奥部に配列されたコネクタ１1，１2…と、
これらのコネクタ１1，１2…に挿着されるCPU、
メモリ、入出力の各種の機能回路を構成したプリ
ント基板２1，２2…とから形成される。入出力モ
ジユールM3，M4…のプリント基板２3，２4…に
は、コネクタと反対側の辺の別のコネクタ３1，
３2…を介して多心のケーブル４1，４2…が導出
して外部回路（図示せず）に結合されている。
ル配列の前面の状態を示す。第３図に示すように
各モジユールM1，M2…はモジユールを収容する
架台の奥部に配列されたコネクタ１1，１2…と、
これらのコネクタ１1，１2…に挿着されるCPU、
メモリ、入出力の各種の機能回路を構成したプリ
ント基板２1，２2…とから形成される。入出力モ
ジユールM3，M4…のプリント基板２3，２4…に
は、コネクタと反対側の辺の別のコネクタ３1，
３2…を介して多心のケーブル４1，４2…が導出
して外部回路（図示せず）に結合されている。
第２図及び第３図に示したような計算機バスシ
ステムにおいては、一般にテージーチエーン方式
と呼ばれる割込みデータ授受方式で共通なバスラ
インを使用して信号がCPUへ入出力される。デ
ージーチエーン方式では計算機バスシステムの何
れかの入出力モジユール例えば、入出力モジユー
ルM4から割込みが掛けられたとすると、割込み
信号ａが入出力モジユールM4からバスラインB2
に送出されCPUモジユールM1に入力される。
CPUモジユールM1は割込み信号ａに対応してバ
スラインB1を介して応答信号ｂを返し、どの入
出力モジユールから割込み信号ａが発信されたか
を調べる。バスラインB1は各モジユールの入力
端子Ｉから割込み制御回路Loを経、出力端子Ｏ
を経て次のモジユールの入力端子Ｉへ次次に結線
されている。また各モジユールの割込み制御回路
L2，L3…は、メモリモジユールM2の場合は直結
線路L2、入出力モジユールM3，M4…の場合は割
込み制御回路L3，L4…等からなる。割込み制御
回路L3，L4…ではCPUからの応答信号ｂに対応
して自からが割込みを発していなかつたら、割込
み制御回路により、隣接する他の入出力モジユー
ルへ応答信号ｂを受け渡し、もし自からのもので
あつたときは、この応答信号ｂに対応して、その
入出力モジユールが、この例では入出力モジユー
ルM4がそのモジユール固有のコード化信号ｃを
バスラインB31，B32，B33，B34を介してCPUモ
ジユールM1に送り、その入出力モジユールの割
込みを知らせる。
ステムにおいては、一般にテージーチエーン方式
と呼ばれる割込みデータ授受方式で共通なバスラ
インを使用して信号がCPUへ入出力される。デ
ージーチエーン方式では計算機バスシステムの何
れかの入出力モジユール例えば、入出力モジユー
ルM4から割込みが掛けられたとすると、割込み
信号ａが入出力モジユールM4からバスラインB2
に送出されCPUモジユールM1に入力される。
CPUモジユールM1は割込み信号ａに対応してバ
スラインB1を介して応答信号ｂを返し、どの入
出力モジユールから割込み信号ａが発信されたか
を調べる。バスラインB1は各モジユールの入力
端子Ｉから割込み制御回路Loを経、出力端子Ｏ
を経て次のモジユールの入力端子Ｉへ次次に結線
されている。また各モジユールの割込み制御回路
L2，L3…は、メモリモジユールM2の場合は直結
線路L2、入出力モジユールM3，M4…の場合は割
込み制御回路L3，L4…等からなる。割込み制御
回路L3，L4…ではCPUからの応答信号ｂに対応
して自からが割込みを発していなかつたら、割込
み制御回路により、隣接する他の入出力モジユー
ルへ応答信号ｂを受け渡し、もし自からのもので
あつたときは、この応答信号ｂに対応して、その
入出力モジユールが、この例では入出力モジユー
ルM4がそのモジユール固有のコード化信号ｃを
バスラインB31，B32，B33，B34を介してCPUモ
ジユールM1に送り、その入出力モジユールの割
込みを知らせる。
このようにデージーチエーン方式では、割込み
信号ａに対し、CPUモジユールM1からの応答信
号ｂは各モジユールをつなぐバスラインB1と各
モジユールの入出力端子Ｉ、Ｏを経由して伝送さ
れるため、途中モジユールに空があつてバスライ
ンB1が中断されると、応答信号ｂが中断される
ことが起る。このため、増設モジユールは必ず第
２図点線で示すように、モジユール実装範囲で
CPUモジユール寄りの一方の側から相隣接して
空を残さず、モジユールを増設しなければならな
い。
信号ａに対し、CPUモジユールM1からの応答信
号ｂは各モジユールをつなぐバスラインB1と各
モジユールの入出力端子Ｉ、Ｏを経由して伝送さ
れるため、途中モジユールに空があつてバスライ
ンB1が中断されると、応答信号ｂが中断される
ことが起る。このため、増設モジユールは必ず第
２図点線で示すように、モジユール実装範囲で
CPUモジユール寄りの一方の側から相隣接して
空を残さず、モジユールを増設しなければならな
い。
〈発明が解決しようとする問題点〉
第２図に示す計算機を構成するバスシステムの
前面は第３図に示す様に、入出力モジユールM3，
M4…のバスラインB1，B2…と反対側では、入出
力モジユールM3，M4…に外部回路と結合する多
心ケーブル４1，４2…がコネクタ３1，３2…を介
して接続され、CPUモジユールM1とは反対の端
部側へ引き回されている。そのため、多くの入出
力モジユールの前面ではこれらの多心ケーブルが
輻奏する。このため入出力モジユールの交換ある
いは増設が必要の場合、多心ケーブルが重り合
い、コネクタ等の脱着をとり替える必要が生じて
極めて作業が煩雑になる。
前面は第３図に示す様に、入出力モジユールM3，
M4…のバスラインB1，B2…と反対側では、入出
力モジユールM3，M4…に外部回路と結合する多
心ケーブル４1，４2…がコネクタ３1，３2…を介
して接続され、CPUモジユールM1とは反対の端
部側へ引き回されている。そのため、多くの入出
力モジユールの前面ではこれらの多心ケーブルが
輻奏する。このため入出力モジユールの交換ある
いは増設が必要の場合、多心ケーブルが重り合
い、コネクタ等の脱着をとり替える必要が生じて
極めて作業が煩雑になる。
例えば第３図において、入出力モジユールM4
の右隣に新たに入出力モジユールM5を増設しよ
うとする場合、左側の既設の入出力モジユール
M3，M4の多心ケーブル４1，４2が入出力モジユ
ールM5用コネクタ１5の前面を横切つて塞いでい
るので、これら多心ケーブルのコネクタ３1，３2
を一旦外して多心ケーブル４1，４2を退けてから
でないと、入出力モジユールを増設できず、しか
もモジユール増設後に、コネクタ３1，３2を挿着
しなければならなかつた。
の右隣に新たに入出力モジユールM5を増設しよ
うとする場合、左側の既設の入出力モジユール
M3，M4の多心ケーブル４1，４2が入出力モジユ
ールM5用コネクタ１5の前面を横切つて塞いでい
るので、これら多心ケーブルのコネクタ３1，３2
を一旦外して多心ケーブル４1，４2を退けてから
でないと、入出力モジユールを増設できず、しか
もモジユール増設後に、コネクタ３1，３2を挿着
しなければならなかつた。
そこで、オプシヨン等で新しい入出力モジユー
ルを増設する場合、既設の入出力モジユールの入
出力多心ケーブルを脱着せずにモジユールの増設
を容易に行なえるようにした計算機のバスシステ
ムの開発が望まれている。
ルを増設する場合、既設の入出力モジユールの入
出力多心ケーブルを脱着せずにモジユールの増設
を容易に行なえるようにした計算機のバスシステ
ムの開発が望まれている。
そのためには中央に入出力モジユール実装空部
を残してモジユール増設を可能とすれば良いので
あるが、いかにしてデージーチエーン方式での割
込み応答信号ｂ用バスラインB1を入出力モジユ
ール実装空部で中断させないようにするかが重要
となる。
を残してモジユール増設を可能とすれば良いので
あるが、いかにしてデージーチエーン方式での割
込み応答信号ｂ用バスラインB1を入出力モジユ
ール実装空部で中断させないようにするかが重要
となる。
例えば、特開昭60−5310号公報に開示された技
術を利用し、入出力モジユールに対応してピンを
立てておき、入出力モジユール実装空部ではピン
間をスイツタやシヨートバーでシヨートすること
が考えられるが、入出力モジユールの増設時にス
イツチを切換えたりシヨートバーを外してピン間
をオープンにする必要が生じて作業が煩わしくな
り、更には、スイツチの切換忘れなどシヨートと
オープンを誤る可能性があるという新たな問題が
発生する。
術を利用し、入出力モジユールに対応してピンを
立てておき、入出力モジユール実装空部ではピン
間をスイツタやシヨートバーでシヨートすること
が考えられるが、入出力モジユールの増設時にス
イツチを切換えたりシヨートバーを外してピン間
をオープンにする必要が生じて作業が煩わしくな
り、更には、スイツチの切換忘れなどシヨートと
オープンを誤る可能性があるという新たな問題が
発生する。
本発明は従来技術の上記種々の難点に鑑みてな
されたもので、計算機のバスシステムにおいて、
オプシヨン等で新しいモジユールを増設する場
合、既設の入出力モジユールの入出力多心ケーブ
ルを脱着せずに、またスイツチの切換操作等を必
要とせずに、モジユールの増設を容易に行なえる
ようにした計算機の新しいバスシステムを提供す
ることを目的とする。
されたもので、計算機のバスシステムにおいて、
オプシヨン等で新しいモジユールを増設する場
合、既設の入出力モジユールの入出力多心ケーブ
ルを脱着せずに、またスイツチの切換操作等を必
要とせずに、モジユールの増設を容易に行なえる
ようにした計算機の新しいバスシステムを提供す
ることを目的とする。
〈問題点を解決するための手段〉
かかる目的を達成した本発明による計算機のバ
スシステムは、計算機のモジユールが実装される
バスシステムにおいて、割込み応答信号用バスラ
インが、実装部の一方の端部に実装されるCPU
モジユールから反対の端部に実装される入出力モ
ジユールに直結するように接続された飛越配線部
分と、CPUモジユール及びメモリモジユールが
実装される一方の端部側とは反対の端部側から入
出力モジユールが順次増設実装されように配線さ
れた入出力モジユール間の隣接配線部分とを有す
るものである。
スシステムは、計算機のモジユールが実装される
バスシステムにおいて、割込み応答信号用バスラ
インが、実装部の一方の端部に実装されるCPU
モジユールから反対の端部に実装される入出力モ
ジユールに直結するように接続された飛越配線部
分と、CPUモジユール及びメモリモジユールが
実装される一方の端部側とは反対の端部側から入
出力モジユールが順次増設実装されように配線さ
れた入出力モジユール間の隣接配線部分とを有す
るものである。
〈実施例〉
本発明による計算機のバスシステムの一実施例
を第１図、第４図を参照しながら説明する。
を第１図、第４図を参照しながら説明する。
第１図は本発明による計算機のバス構成を示す
計算機モジユール実装部背後の斜視図である。第
１図において、計算機本体を形成するCPUモジ
ユールM1、メモリモジユールM2及びメモリモジ
ユールM2′等はモジユール実装範囲において、第
１図中右側から順次配列されている。しかし入出
力モジユールM3，M4…はモジユール実装範囲の
一番左側から順次中央に向つて配列されており、
これらのモジユールに共通なバスラインB2，
B31，B32，B33，B34等は従来のものと同様にモ
ジユール配列の後に配線されている。しかし本発
明のバス構成ではオプシヨン等で増設されるモジ
ユール実装空部を中央に残すように、入出力モジ
ユールは第１図の左側から順次増設されるように
するため、割込み信号ａに対応したCPUモジユ
ールM1からの応答信号ｂを伝達するバスライン
B1は飛越配線部分５と隣接配線部分６とを有し
ており、一番右側のCPUモジユールM1から一番
左端の入出力モジユールM3の入力Ｉへ飛越配線
部分５により直結するように接続し、次いで隣接
配線部分６により右寄りのモジユールM4，M5…
へと次次と入出力モジユール間の入出力端子Ｉ、
Ｏにつながれている。従つて、ある入出力モジユ
ールから割込み信号ａによる割込みがかけられた
場合、割込み応答信号ｂはCPUモジユールM1か
ら反対の端の入出力モジユールM3へ入力され、
次いでCPUモジユールM1寄りの次次のモジユー
ルM4，M5…へ伝達される構成になつている。
計算機モジユール実装部背後の斜視図である。第
１図において、計算機本体を形成するCPUモジ
ユールM1、メモリモジユールM2及びメモリモジ
ユールM2′等はモジユール実装範囲において、第
１図中右側から順次配列されている。しかし入出
力モジユールM3，M4…はモジユール実装範囲の
一番左側から順次中央に向つて配列されており、
これらのモジユールに共通なバスラインB2，
B31，B32，B33，B34等は従来のものと同様にモ
ジユール配列の後に配線されている。しかし本発
明のバス構成ではオプシヨン等で増設されるモジ
ユール実装空部を中央に残すように、入出力モジ
ユールは第１図の左側から順次増設されるように
するため、割込み信号ａに対応したCPUモジユ
ールM1からの応答信号ｂを伝達するバスライン
B1は飛越配線部分５と隣接配線部分６とを有し
ており、一番右側のCPUモジユールM1から一番
左端の入出力モジユールM3の入力Ｉへ飛越配線
部分５により直結するように接続し、次いで隣接
配線部分６により右寄りのモジユールM4，M5…
へと次次と入出力モジユール間の入出力端子Ｉ、
Ｏにつながれている。従つて、ある入出力モジユ
ールから割込み信号ａによる割込みがかけられた
場合、割込み応答信号ｂはCPUモジユールM1か
ら反対の端の入出力モジユールM3へ入力され、
次いでCPUモジユールM1寄りの次次のモジユー
ルM4，M5…へ伝達される構成になつている。
従つて、モジユール実装範囲に実装される入出
力モジユールは、第１図で、左側から右側へ順次
にモジユールが実装される。一方、メモリモジユ
ールM2，M2′は、入出力モジユールのような入
出力多心ケーブルがなく増設時の邪魔にならない
こと、また、メモリモジユールは増設があつても
連続して増設される方がアドレスの関係からも間
違いがなく保守運用上有利であることの理由によ
り、右から左へ即ちCPUモジユールM1に近い方
から順に実装される。従つて、空部は中央に残さ
れる。バスラインB1，B2，B31，B32，B33，B34
の一実施例の構成は第１図に示すようにモジユー
ルを実装するコネクタの背後で接続されていて、
特にバスラインB1はCPUモジユールM1から左端
の入出力モジユールM3に飛んでいる。従つて本
発明のものではモジユール増設に際しては、左端
側からM3，M4…と実装される。従つて、デージ
ーチエーン方式ではバスラインB2へ発信された
割込み信号ａに対応する応答信号ｂは入出力モジ
ユールをバスラインB1によつて次々と調べるこ
とができるとともに、第１図において入出力モジ
ユールが左端から実装して、空部が中央に残され
るため、先に実装された入出力モジユールの前面
から導出される多心ケーブルが新たに増設される
モジユールの実装の際に邪魔にならず、従来の場
合の如く、既設の多心ケーブルをコネクタから外
す必要もなく、モジユール増設作業が極めて容易
に行なえるようになつた。
力モジユールは、第１図で、左側から右側へ順次
にモジユールが実装される。一方、メモリモジユ
ールM2，M2′は、入出力モジユールのような入
出力多心ケーブルがなく増設時の邪魔にならない
こと、また、メモリモジユールは増設があつても
連続して増設される方がアドレスの関係からも間
違いがなく保守運用上有利であることの理由によ
り、右から左へ即ちCPUモジユールM1に近い方
から順に実装される。従つて、空部は中央に残さ
れる。バスラインB1，B2，B31，B32，B33，B34
の一実施例の構成は第１図に示すようにモジユー
ルを実装するコネクタの背後で接続されていて、
特にバスラインB1はCPUモジユールM1から左端
の入出力モジユールM3に飛んでいる。従つて本
発明のものではモジユール増設に際しては、左端
側からM3，M4…と実装される。従つて、デージ
ーチエーン方式ではバスラインB2へ発信された
割込み信号ａに対応する応答信号ｂは入出力モジ
ユールをバスラインB1によつて次々と調べるこ
とができるとともに、第１図において入出力モジ
ユールが左端から実装して、空部が中央に残され
るため、先に実装された入出力モジユールの前面
から導出される多心ケーブルが新たに増設される
モジユールの実装の際に邪魔にならず、従来の場
合の如く、既設の多心ケーブルをコネクタから外
す必要もなく、モジユール増設作業が極めて容易
に行なえるようになつた。
このモジユール増設の容易性について、第４図
を参照して更に説明する。第４図は第１図のバス
システムの全面の状態を示し、第４図では左端側
からCPUモジユールM1、メモリモジユールM2，
M2′が順に実装され、右端側から入出力モジユー
ルM3，M4，M5が順に実装され、未装着のM6，
M7…用の入出力モジユール実装空部が中央に残
されている。実装済み入出力モジユールの入出力
多心ケーブル４1，４2，４3はCPUモジユールM1
とは反対側である右側へ引き回される。従つて、
入出力モジユールM5の左隣に新たに入出力モジ
ユールM6を増設する場合、入出力モジユールM6
用コネクタ１6の前面が空いており、既設の入出
力モジユールM3，M4，M5の入出力多心ケーブ
ル４1，４2，４3が全く邪魔にならない。
を参照して更に説明する。第４図は第１図のバス
システムの全面の状態を示し、第４図では左端側
からCPUモジユールM1、メモリモジユールM2，
M2′が順に実装され、右端側から入出力モジユー
ルM3，M4，M5が順に実装され、未装着のM6，
M7…用の入出力モジユール実装空部が中央に残
されている。実装済み入出力モジユールの入出力
多心ケーブル４1，４2，４3はCPUモジユールM1
とは反対側である右側へ引き回される。従つて、
入出力モジユールM5の左隣に新たに入出力モジ
ユールM6を増設する場合、入出力モジユールM6
用コネクタ１6の前面が空いており、既設の入出
力モジユールM3，M4，M5の入出力多心ケーブ
ル４1，４2，４3が全く邪魔にならない。
〈発明の効果〉
本発明による計算機のバスシステムによれば、
モジユール実装範囲でのバスライン配線におい
て、割込み応答信号用バスラインが、中央部に入
出力モジユール実装空部を残して、モジユール増
設が行なえるように配線されているため、従来の
場合の如く既設のモジユールと外部回路との接続
用多心ケーブルがモジユール増設に際し、邪魔に
なることがなく、順次端の方から連続的に実装す
るだけで極めて容易にモジユール増設ができるよ
うになつた。また、スイツチやシヨートバーによ
りピン間をオープンあるいはシヨートする必要が
ないので、切換作業の煩わしさがなく、また切換
忘れ等の誤りが生じない。更に、メモリモジユー
ルはCPUモジユール側から連続実装できる。
モジユール実装範囲でのバスライン配線におい
て、割込み応答信号用バスラインが、中央部に入
出力モジユール実装空部を残して、モジユール増
設が行なえるように配線されているため、従来の
場合の如く既設のモジユールと外部回路との接続
用多心ケーブルがモジユール増設に際し、邪魔に
なることがなく、順次端の方から連続的に実装す
るだけで極めて容易にモジユール増設ができるよ
うになつた。また、スイツチやシヨートバーによ
りピン間をオープンあるいはシヨートする必要が
ないので、切換作業の煩わしさがなく、また切換
忘れ等の誤りが生じない。更に、メモリモジユー
ルはCPUモジユール側から連続実装できる。
第１図は本発明による計算機のバスシステムを
示す斜視図、第２図は従来の計算機のバスシステ
ムを示す斜視図、第３図は第２図に示すものの前
面の状態を示す斜視図、第４図は本発明の効果説
明のために第１図に示すものの前面の状態を示す
斜視図である。 図面中、M1はCPUモジユール、M2，M2′はメ
モリモジユール、M3，M4，M5…は入出力モジ
ユール、B1，B2，B31，B32，B33，B34はバスラ
イン、L1，L2…は割込み制御回路、１1，１2…は
コネクタ、２1，２2…はプリント基板、３1，３2
…はコネクタ、４1，４2…は多心ケーブル、５は
飛越配線部分、６は隣接配線部分である。
示す斜視図、第２図は従来の計算機のバスシステ
ムを示す斜視図、第３図は第２図に示すものの前
面の状態を示す斜視図、第４図は本発明の効果説
明のために第１図に示すものの前面の状態を示す
斜視図である。 図面中、M1はCPUモジユール、M2，M2′はメ
モリモジユール、M3，M4，M5…は入出力モジ
ユール、B1，B2，B31，B32，B33，B34はバスラ
イン、L1，L2…は割込み制御回路、１1，１2…は
コネクタ、２1，２2…はプリント基板、３1，３2
…はコネクタ、４1，４2…は多心ケーブル、５は
飛越配線部分、６は隣接配線部分である。
Claims (1)
- １ 計算機のモジユールが実装されるバスシステ
ムにおいて、割込み応答信号用バスラインが、実
装部の一方の端部に実装されるCPUモジユール
から反対の端部に実装される入出力モジユールに
直結するように接続された飛越配線部分と、
CPUモジユール及びメモリモジユールが実装さ
れる一方の端部側とは反対の端部側から入出力モ
ジユールが順次増設実装されるように配線された
入出力モジユール間の隣接配線部分とを有するこ
とを特徴とする計算機のバスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223768A JPS6284361A (ja) | 1985-10-09 | 1985-10-09 | 計算機のバスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223768A JPS6284361A (ja) | 1985-10-09 | 1985-10-09 | 計算機のバスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284361A JPS6284361A (ja) | 1987-04-17 |
| JPH0462084B2 true JPH0462084B2 (ja) | 1992-10-05 |
Family
ID=16803401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223768A Granted JPS6284361A (ja) | 1985-10-09 | 1985-10-09 | 計算機のバスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284361A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605310A (ja) * | 1983-06-23 | 1985-01-11 | Fujitsu Ltd | ユニツト搭載電気装置 |
-
1985
- 1985-10-09 JP JP60223768A patent/JPS6284361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284361A (ja) | 1987-04-17 |
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