JPH0464263A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0464263A JPH0464263A JP17911190A JP17911190A JPH0464263A JP H0464263 A JPH0464263 A JP H0464263A JP 17911190 A JP17911190 A JP 17911190A JP 17911190 A JP17911190 A JP 17911190A JP H0464263 A JPH0464263 A JP H0464263A
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- JP
- Japan
- Prior art keywords
- clock
- cell
- wiring
- driver
- cells
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、クロックのスキ
ューを低減してＬＳＩの高速化を実現する、特に敷詰め
方式のゲートアレイＬＳＩを提供するものである。
ューを低減してＬＳＩの高速化を実現する、特に敷詰め
方式のゲートアレイＬＳＩを提供するものである。
第６図は特開昭６３−１０８７４８号公報に示された従
来の半導体集積回路装置の平面図で°ある。図において
、（１）はゲートアレイＬ Ｓ Ｉ 、（２）は周辺領
域、（３）は内部領域、（４）はトランジスタ列、（５
）は配線領域、（６）はクロックドライバ回路、（７）
はクロック配線を示すっ トランジスタ列（４）の延長線上にクロックドライバ回
路（６）を総てのトランジスタ列に対して少なくとも１
つ賃接して設けると共に、配線領域（５）に各トランジ
スタ列（４）と平行に引かｔたクロック配線（７）を設
け、クロックドライバ回路（６）の出力端子とクロック
配線（７）を結線して各クロック配線長を等しクシ、ク
ロック信号の同時性を保障する構成としている。
来の半導体集積回路装置の平面図で°ある。図において
、（１）はゲートアレイＬ Ｓ Ｉ 、（２）は周辺領
域、（３）は内部領域、（４）はトランジスタ列、（５
）は配線領域、（６）はクロックドライバ回路、（７）
はクロック配線を示すっ トランジスタ列（４）の延長線上にクロックドライバ回
路（６）を総てのトランジスタ列に対して少なくとも１
つ賃接して設けると共に、配線領域（５）に各トランジ
スタ列（４）と平行に引かｔたクロック配線（７）を設
け、クロックドライバ回路（６）の出力端子とクロック
配線（７）を結線して各クロック配線長を等しクシ、ク
ロック信号の同時性を保障する構成としている。
従来の半導体集積回路装置は以上のように構成されてい
るが、全トランジスタ列にそれぞれクロックドライバ回
に’を設けだので、そのエリアペナルティは大きいとい
う問題点があり、さらにＬＳＩ上でクロックを複数相用
いる場合についての解へ手段については何ら言及されて
おらず、従来の技術をそのまま用いればクロックドライ
バ回路を複数相分設ける必要があシ、エリアペナルティ
は元の数倍以北となり実用に適さないという問題点があ
った。まだこれらの問題は敷詰め方式のゲートアレイに
おいてはクロックドライバ回路を予め内部トランジスタ
列に少なくとも１個設けるとその回路数は膨大となりエ
リアペナルティの問題は顕著となるなどの問題点があっ
た０ この発明は上記のような問題点を解決するためになされ
たもので、実現しようとするクロックの相数が１相でも
複数相の場合でも、相数および各クロックに接続される
負荷の数に対応したクロック分配セルを選択することに
よシ、クロックスキューを低減できる半導体集積回路装
置を得ることを目的とする。
るが、全トランジスタ列にそれぞれクロックドライバ回
に’を設けだので、そのエリアペナルティは大きいとい
う問題点があり、さらにＬＳＩ上でクロックを複数相用
いる場合についての解へ手段については何ら言及されて
おらず、従来の技術をそのまま用いればクロックドライ
バ回路を複数相分設ける必要があシ、エリアペナルティ
は元の数倍以北となり実用に適さないという問題点があ
った。まだこれらの問題は敷詰め方式のゲートアレイに
おいてはクロックドライバ回路を予め内部トランジスタ
列に少なくとも１個設けるとその回路数は膨大となりエ
リアペナルティの問題は顕著となるなどの問題点があっ
た０ この発明は上記のような問題点を解決するためになされ
たもので、実現しようとするクロックの相数が１相でも
複数相の場合でも、相数および各クロックに接続される
負荷の数に対応したクロック分配セルを選択することに
よシ、クロックスキューを低減できる半導体集積回路装
置を得ることを目的とする。
本発明に係る半導体集積回路装置は、ゲートアレイＬＳ
Ｉのクロックドライバ回路を複数相分子めマスタチップ
内に埋め込むと共に、１相および複数相分のクロック分
配セルをスライスノくターン（以下ライブラリと呼ぶ）
として用意して置き、ユーザの回路に応じてクロックの
相数、ファンアウト数に適したクロック分配セルを選択
後、配置配線するようにしたものである。
Ｉのクロックドライバ回路を複数相分子めマスタチップ
内に埋め込むと共に、１相および複数相分のクロック分
配セルをスライスノくターン（以下ライブラリと呼ぶ）
として用意して置き、ユーザの回路に応じてクロックの
相数、ファンアウト数に適したクロック分配セルを選択
後、配置配線するようにしたものである。
この発明におけるゲートアレイＬＳＩは、特別な配線プ
ログラムを用いることなく１相または複数相の低スキュ
ーのクロック分配が実現される。
ログラムを用いることなく１相または複数相の低スキュ
ーのクロック分配が実現される。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はゲートアレイＬＳＩのマスタチッ
プ、（２）はＬＳＩ周辺の工１０バッファ餡域、（３）
は内部ゲートが配置された内部ゲート領域、（４）は内
部ゲート領域（２）に配置されたプリドライノく−セル
、（５）は内部ゲート領域（２）に配置されたメインド
ライバーセルである。
図において、（１）はゲートアレイＬＳＩのマスタチッ
プ、（２）はＬＳＩ周辺の工１０バッファ餡域、（３）
は内部ゲートが配置された内部ゲート領域、（４）は内
部ゲート領域（２）に配置されたプリドライノく−セル
、（５）は内部ゲート領域（２）に配置されたメインド
ライバーセルである。
第２囚は第１図の内部ゲート領域（３）のゲート１チツ
プの拡大図で、上下にそれぞれＰＭＯ８とＮＭＯ８が配
置されている。
プの拡大図で、上下にそれぞれＰＭＯ８とＮＭＯ８が配
置されている。
第３図は２相クロツクを実現するためのスライスセルを
示した図で、固装は第１のクロックＡを、（Ｂ１図は第
２のクロックＢを実現するためのセルを示す。
示した図で、固装は第１のクロックＡを、（Ｂ１図は第
２のクロックＢを実現するためのセルを示す。
第４図は本実施例による具体的配置構成を示すゲートア
レイの平面図で、２相クロツクの分配を実現した場合を
示し、図中（４Ａ）にはクロックＡ１（４Ｂ）にはクロ
ックＢが入力され、各々メインドライバ（５Ａ）、（５
Ｂ）を介し内部のリング状クロック信号配線（６Ａ）、
（６Ｂ）により、内部ゲートに分配される構造となって
いる。
レイの平面図で、２相クロツクの分配を実現した場合を
示し、図中（４Ａ）にはクロックＡ１（４Ｂ）にはクロ
ックＢが入力され、各々メインドライバ（５Ａ）、（５
Ｂ）を介し内部のリング状クロック信号配線（６Ａ）、
（６Ｂ）により、内部ゲートに分配される構造となって
いる。
第５図は内部ゲート領域（３）の１チツプの詳細な拡大
図で、（６ｚ）はクロックドライバの出力に後続された
通常信号配線より太い第２層金属によるクロック信号線
、（６Ｘ）はクロック信号線（６ｚ）にスルーホールを
介して接続された第１層金属によるクロック信号線、（
６ｙ）はクロック信号線（６ｘ）にスルーホールを介し
て接続された第２層金属によるクロック信号線、（７）
はクロック信号線（６ｙ）、（６ｚ）にスルーホールを
介して接続された第１層金属配線によるクロック支線、
（８）はクロック支線（７）からスルーホールを介して
接続された第２層金属配線によるクロック信号線、（９
ａ）はフリップ７０ツブ等の順序回路、（９ｂ）は組み
合せ回路、ＧＯは内部セル回路（９ａ）、（９ｂ）の領
域に電源を供給する第２層金属による第２眉電源配線で
ある。クロック信号線（６ｘ）と（６ｙ）（ｒよりング
状の配線を構成し、クロック信号線（８）はクロック支
線（７）と順序回路（９ａ）の入力端子とを接続する。
図で、（６ｚ）はクロックドライバの出力に後続された
通常信号配線より太い第２層金属によるクロック信号線
、（６Ｘ）はクロック信号線（６ｚ）にスルーホールを
介して接続された第１層金属によるクロック信号線、（
６ｙ）はクロック信号線（６ｘ）にスルーホールを介し
て接続された第２層金属によるクロック信号線、（７）
はクロック信号線（６ｙ）、（６ｚ）にスルーホールを
介して接続された第１層金属配線によるクロック支線、
（８）はクロック支線（７）からスルーホールを介して
接続された第２層金属配線によるクロック信号線、（９
ａ）はフリップ７０ツブ等の順序回路、（９ｂ）は組み
合せ回路、ＧＯは内部セル回路（９ａ）、（９ｂ）の領
域に電源を供給する第２層金属による第２眉電源配線で
ある。クロック信号線（６ｘ）と（６ｙ）（ｒよりング
状の配線を構成し、クロック信号線（８）はクロック支
線（７）と順序回路（９ａ）の入力端子とを接続する。
また、クロック信号＠（６ｘ）と（６ｙ）、クロック信
号線（６ｚ）、クロック支線（７）およびクロック信号
線（８２はクロック信号配線を構成する。
号線（６ｚ）、クロック支線（７）およびクロック信号
線（８２はクロック信号配線を構成する。
次に動作について説明する。第１図に示すように予め複
数相分のプリドライバセル（４）、メインドライバセル
（５）を実現するだめのトランジスタにより構成された
セルを複数セル搭載したマスタチップ（１）を作成して
置く。そして第３図（２相クロツクを実現した場合）に
示しだ如く、マスタチップ（１）に搭載されたプリドラ
イバ、メインドライノ（セル（４：ｌ 、 （５）間を
接続し内部ゲート（４）にクロックを供給するためのＡ
４配線を形成したスライスセルを第１表に例を示したよ
うにマクロセルライブラリとして予め作成して置く。こ
の第１表ではマスタチツブ（１）上に配置されたプリド
ライバ、メインドライバセル（４） 、 （５）の駆動
能力には制限があり、チップ内で、（動できる最大ファ
ンアウト数を一しソとして示したつセルタイプ１は１相
クロツク用セルの場合、タイプ２．３は２相または３相
クロツク用セルの場合、タイプ４は４相クロツク用セル
の場合を示す。
数相分のプリドライバセル（４）、メインドライバセル
（５）を実現するだめのトランジスタにより構成された
セルを複数セル搭載したマスタチップ（１）を作成して
置く。そして第３図（２相クロツクを実現した場合）に
示しだ如く、マスタチップ（１）に搭載されたプリドラ
イバ、メインドライノ（セル（４：ｌ 、 （５）間を
接続し内部ゲート（４）にクロックを供給するためのＡ
４配線を形成したスライスセルを第１表に例を示したよ
うにマクロセルライブラリとして予め作成して置く。こ
の第１表ではマスタチツブ（１）上に配置されたプリド
ライバ、メインドライバセル（４） 、 （５）の駆動
能力には制限があり、チップ内で、（動できる最大ファ
ンアウト数を一しソとして示したつセルタイプ１は１相
クロツク用セルの場合、タイプ２．３は２相または３相
クロツク用セルの場合、タイプ４は４相クロツク用セル
の場合を示す。
第１表 セルライブラリ例
第２表
クロックセルの組み合わせ例
タイプ１
ＦＯ＝２０００１相
２相
タイプ４
タイプ３Ｘ２
タイプ３＋タイプ４
タイプ４×２
ＦＯ＝５００ １相
ＦＯ＝１０００２相
ＦＯ＝１０００１相＋ＦＯ＝５００１相ＦＯ＝５００
２相 （ＦＯ＝２０（Ｄ 用） ””” １２（
ＦＯ＝１５ＣＤ用） ０Ｄ３” ”、ＣＤ２Ａ、
ＣＤ２ｋｌ ３ ６（Ｆ”０
＝ＩＣｆｆｌ用） タイプ４Ｘ３ ＦＯ＝５００ ３相４
相 タイプ４Ｘ４ １ ＦＯ＝５００
４相また第２表に第１表のクロックセルの組合せ例を
示すように各マクロセルを重ね合わせて１相から４相ま
でのクロックをチップ玉に実現することができる。
２相 （ＦＯ＝２０（Ｄ 用） ””” １２（
ＦＯ＝１５ＣＤ用） ０Ｄ３” ”、ＣＤ２Ａ、
ＣＤ２ｋｌ ３ ６（Ｆ”０
＝ＩＣｆｆｌ用） タイプ４Ｘ３ ＦＯ＝５００ ３相４
相 タイプ４Ｘ４ １ ＦＯ＝５００
４相また第２表に第１表のクロックセルの組合せ例を
示すように各マクロセルを重ね合わせて１相から４相ま
でのクロックをチップ玉に実現することができる。
次に、本発明の実施例の内部セル領域の配線方法、動作
について説明する。第５囚に示した半導体集積回路装置
において、第２層電源配線ｑ０と同様にクロック信号線
（６７）、（６Ｚ）を予め配線して電〈。クロック信号
線（６ｙ）、（６ｚ）を配線する領域は配線プログラム
では内部ゲートおよび第２層電源配線禁止領域として扱
うので、配線プログラムによる通常の信号線の配線には
影響しない。また、クロック信号！（６Ｋ）の配線も、
入出力バッファ領域（２）に内接して予め配線領域を確
株して置き、内部セル配置禁止、第１層金属による信号
配線禁止領域として扱うので、配線プログラムによる通
常の信号線の配線には影響しない。クロック支線（７）
はスキューを抑えるため通常の信号線より太くする必要
があるが、配置される内部セル列の数と等しい本数分を
第１１信号配線チャネルにクロック信号線（６７）、（
６Ｚ）と接続するよう配線することは、現在の市販レイ
アウトツールを用いれば容易に行なうことができる。ま
た、クロック信号線（８）と順序回路（９ａ）の接続も
市販レイプラトツールにより容易に配線することができ
る。
について説明する。第５囚に示した半導体集積回路装置
において、第２層電源配線ｑ０と同様にクロック信号線
（６７）、（６Ｚ）を予め配線して電〈。クロック信号
線（６ｙ）、（６ｚ）を配線する領域は配線プログラム
では内部ゲートおよび第２層電源配線禁止領域として扱
うので、配線プログラムによる通常の信号線の配線には
影響しない。また、クロック信号！（６Ｋ）の配線も、
入出力バッファ領域（２）に内接して予め配線領域を確
株して置き、内部セル配置禁止、第１層金属による信号
配線禁止領域として扱うので、配線プログラムによる通
常の信号線の配線には影響しない。クロック支線（７）
はスキューを抑えるため通常の信号線より太くする必要
があるが、配置される内部セル列の数と等しい本数分を
第１１信号配線チャネルにクロック信号線（６７）、（
６Ｚ）と接続するよう配線することは、現在の市販レイ
アウトツールを用いれば容易に行なうことができる。ま
た、クロック信号線（８）と順序回路（９ａ）の接続も
市販レイプラトツールにより容易に配線することができ
る。
このように、クロック信号配線用の特別なプロダラム無
しにクロックドライバにより多数の順序回路（９ａ）を
−括して駆動することができるので、クロック信号のス
キューを低減することが可能となる。すなわち、各クロ
ック信号線がメツシュ状に配置されるので、クロックド
ライバから１１＠序回路までの抵抗が低減され、クロッ
ク信号のスキューが低減される。
しにクロックドライバにより多数の順序回路（９ａ）を
−括して駆動することができるので、クロック信号のス
キューを低減することが可能となる。すなわち、各クロ
ック信号線がメツシュ状に配置されるので、クロックド
ライバから１１＠序回路までの抵抗が低減され、クロッ
ク信号のスキューが低減される。
以上のようにこの発明によれば、クロック駆動回路を複
数相分子めマスタチップ内に埋め込むと共に、駆動力に
応じてプリドライバ、メインドライバの回路数を切換え
ることにより１相および複数相分のクロック分配のスラ
イスセルをライブラリとして用意するため、クロックの
相数、ファンアウト数に応じたクロック分配が可能とな
る効果がある。
数相分子めマスタチップ内に埋め込むと共に、駆動力に
応じてプリドライバ、メインドライバの回路数を切換え
ることにより１相および複数相分のクロック分配のスラ
イスセルをライブラリとして用意するため、クロックの
相数、ファンアウト数に応じたクロック分配が可能とな
る効果がある。
第１図はこの発明の一実施例であるゲートアレイＬＳＩ
の配置構造を示す平面図、第２図は第１図のＸ部の内部
ゲート領域の１チツプの拡大図、第３図（４）、 ＣＢ
）は第１図のプリドライバセル（４）のクロック人、ク
ロックＢの拡大図、第４図は第１図のゲートアレイＬＳ
Ｉを２相りロック分配を行った場合の具体的な平面図、
第５図は第４図の内部ゲート領域の１チップ分拡大図、
第６図は従来のゲートアレイＬＳＩの内部配置構造を示
す平面図であるり 図において、（１）はマスタチップ、（２）は工／○バ
ッフ７領域、（３）は内部ゲート領域、（４）はプリド
ライバセル、（５） 、 （５Ａ）、（５Ｂ）はメイン
ドライバセル、（４人）はクロックＡ、（４Ｂ）はクロ
ックＢ、（６Ａ）。 （６Ｂ）はり０７り信号配線、（５ｚ）〜（６ｚ） 、
（８）はクロック信号線、（７）はクロック信号支線
、（９ａ）は順序回路、（９ｂ）は組み合わせ回路、α
Ｏは第２層電源配線を示す。 なお、図中、同一符号は同一 または相当部分を示す。
の配置構造を示す平面図、第２図は第１図のＸ部の内部
ゲート領域の１チツプの拡大図、第３図（４）、 ＣＢ
）は第１図のプリドライバセル（４）のクロック人、ク
ロックＢの拡大図、第４図は第１図のゲートアレイＬＳ
Ｉを２相りロック分配を行った場合の具体的な平面図、
第５図は第４図の内部ゲート領域の１チップ分拡大図、
第６図は従来のゲートアレイＬＳＩの内部配置構造を示
す平面図であるり 図において、（１）はマスタチップ、（２）は工／○バ
ッフ７領域、（３）は内部ゲート領域、（４）はプリド
ライバセル、（５） 、 （５Ａ）、（５Ｂ）はメイン
ドライバセル、（４人）はクロックＡ、（４Ｂ）はクロ
ックＢ、（６Ａ）。 （６Ｂ）はり０７り信号配線、（５ｚ）〜（６ｚ） 、
（８）はクロック信号線、（７）はクロック信号支線
、（９ａ）は順序回路、（９ｂ）は組み合わせ回路、α
Ｏは第２層電源配線を示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- （１）、クロック信号を受けるプリドライバ用トランジ
スタセルとこのプリドライバ用トランジスタの出力を受
けて内部セルを駆動するためのクロックドライバ用トラ
ンジスタセルを複数セル搭載したマスタチップを備えた
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17911190A JPH0464263A (ja) | 1990-07-04 | 1990-07-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17911190A JPH0464263A (ja) | 1990-07-04 | 1990-07-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464263A true JPH0464263A (ja) | 1992-02-28 |
Family
ID=16060208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17911190A Pending JPH0464263A (ja) | 1990-07-04 | 1990-07-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400182B2 (en) | 2000-07-26 | 2002-06-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device and method of laying out clock driver used in the semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260164A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 集積回路のレイアウト方式 |
-
1990
- 1990-07-04 JP JP17911190A patent/JPH0464263A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260164A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 集積回路のレイアウト方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400182B2 (en) | 2000-07-26 | 2002-06-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device and method of laying out clock driver used in the semiconductor integrated circuit device |
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