JPH0465121A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0465121A JPH0465121A JP2179230A JP17923090A JPH0465121A JP H0465121 A JPH0465121 A JP H0465121A JP 2179230 A JP2179230 A JP 2179230A JP 17923090 A JP17923090 A JP 17923090A JP H0465121 A JPH0465121 A JP H0465121A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating layer
- sin
- deposited
- high resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
２００〜１００ＧΩの高抵抗を有するポリンリコン部を
備えたＳ ＲＡ Ｍに関するものである。
２００〜１００ＧΩの高抵抗を有するポリンリコン部を
備えたＳ ＲＡ Ｍに関するものである。
（ロ）従来の技術
従来のこの種高抵抗多結晶シリコン（以下、高抵抗部と
いう）を備えた装置の製造過程においては、第２図に示
すように、まず、ＣＶＤ法によって形成されたＳ１０．
膜２６を有するＳｉ基板２２上に、高抵抗部２０を形成
してから、ＣＶＤ法によるＳｉＮ＠２１を高抵抗部２０
を含むＳｉ基板上に堆積して、高抵抗部２０を保護する
ようにＳｉＮ膜２１で被う構造がとられる。
いう）を備えた装置の製造過程においては、第２図に示
すように、まず、ＣＶＤ法によって形成されたＳ１０．
膜２６を有するＳｉ基板２２上に、高抵抗部２０を形成
してから、ＣＶＤ法によるＳｉＮ＠２１を高抵抗部２０
を含むＳｉ基板上に堆積して、高抵抗部２０を保護する
ようにＳｉＮ膜２１で被う構造がとられる。
これは、高抵抗部の電気抵抗値が、その後のプラズマプ
ロセス工程、例えば、プラズマＣＶＤ法によるＣＶＤ膜
を堆積したり、ＲＩＥによるエツチングをおこなったり
する工程やＨ，ノンターを経ることにより、低下するこ
とを防ぐためである。
ロセス工程、例えば、プラズマＣＶＤ法によるＣＶＤ膜
を堆積したり、ＲＩＥによるエツチングをおこなったり
する工程やＨ，ノンターを経ることにより、低下するこ
とを防ぐためである。
その後、全面にＢＰＳＧ膜２３膜種３した後、これを９
００〜９５０℃の高温下、Ｎ、ガス雰囲気中でメルトさ
せ、ＢＰＳＧ膜２３膜種３Ｌ基板２２に至るコンタクト
ホール２４を公知の方法で形成し、最後にスパッタリン
グ法によりメタル配線２５を形成するようにしていた。
００〜９５０℃の高温下、Ｎ、ガス雰囲気中でメルトさ
せ、ＢＰＳＧ膜２３膜種３Ｌ基板２２に至るコンタクト
ホール２４を公知の方法で形成し、最後にスパッタリン
グ法によりメタル配線２５を形成するようにしていた。
（ハ）発明が解決しようとする課題
しかし、ＳｉＮ保護膜２１上にＢＰＳＧ膜２３を堆積・
熱処理を加えた場合、ＳｉＮ中のＮとＢＰＳＧ中のＢ（
ボロン）とか何らかの化学反応を起こし、ＢｘＮｙ−ｎ
ＨｌＯ等の化合物がＢＰＳＧ膜２３上２３上になって現
れるおそれがある。
熱処理を加えた場合、ＳｉＮ中のＮとＢＰＳＧ中のＢ（
ボロン）とか何らかの化学反応を起こし、ＢｘＮｙ−ｎ
ＨｌＯ等の化合物がＢＰＳＧ膜２３上２３上になって現
れるおそれがある。
（ニ）課題を解決するための手段及び作用上記の問題点
は、直接ＳｉＮ膜とＢＰＳＧ膜が接することによって発
生するものである。よってこれを解決するためにはＳｉ
Ｎ中のＮとＢＰＳＧ中のＢが化学反応を起こさないよう
に、ＳｉＮ膜とＢＰＳＧ膜の中間にＢ（ボロン）を含ま
ないＣＶＤ膜を堆積・形成して、ＳｉＮ膜と直接ＢＰＳ
Ｇ膜か接しないようにすればよい。
は、直接ＳｉＮ膜とＢＰＳＧ膜が接することによって発
生するものである。よってこれを解決するためにはＳｉ
Ｎ中のＮとＢＰＳＧ中のＢが化学反応を起こさないよう
に、ＳｉＮ膜とＢＰＳＧ膜の中間にＢ（ボロン）を含ま
ないＣＶＤ膜を堆積・形成して、ＳｉＮ膜と直接ＢＰＳ
Ｇ膜か接しないようにすればよい。
この発明は、表面が凹凸形状の第１絶縁層を介してその
凸部表面に多結晶シリコンの高抵抗部を有する半導体基
板上に、全面に、ＳｉＮの保護層を積層し、ボロンを含
有しない第２絶縁層を形成し、次いでボロンを不純物と
して含む第３絶縁層を積層した後、第１絶縁層の凹部領
域に第３絶縁層から半導体基板表面に至るコンタクトホ
ールを形成し、メタル配線をおこなうことを特徴とする
半導体装置の製造方法である。
凸部表面に多結晶シリコンの高抵抗部を有する半導体基
板上に、全面に、ＳｉＮの保護層を積層し、ボロンを含
有しない第２絶縁層を形成し、次いでボロンを不純物と
して含む第３絶縁層を積層した後、第１絶縁層の凹部領
域に第３絶縁層から半導体基板表面に至るコンタクトホ
ールを形成し、メタル配線をおこなうことを特徴とする
半導体装置の製造方法である。
すなわち、この発明は高抵抗部のＳｉＮ保護層上にボロ
ンを含まない第２絶縁層を形成してからボロンを含む第
３絶縁層を堆積・形成し、それによって保護層の信頼性
を向上するようにしたものである。
ンを含まない第２絶縁層を形成してからボロンを含む第
３絶縁層を堆積・形成し、それによって保護層の信頼性
を向上するようにしたものである。
この発明におけるボロンを不純物として含む第３絶縁層
（層間絶縁層）としては、ＳｉＨ４，ＢｙＨｅ、ＰＨｓ
、Ｏｔを材料とした常圧ＣＶＤ法によるＢＰＳＧ膜やＢ
ＳＧ膜、あるいはＴＥ０１．ＴＭＢ、ＴＭＰ、ＯＲを材
料とした常圧、あるいは減圧ＣＶＤ法によるＢＰＳＧ膜
など公知の方法を用いて形成できる絶縁膜が挙げられる
。
（層間絶縁層）としては、ＳｉＨ４，ＢｙＨｅ、ＰＨｓ
、Ｏｔを材料とした常圧ＣＶＤ法によるＢＰＳＧ膜やＢ
ＳＧ膜、あるいはＴＥ０１．ＴＭＢ、ＴＭＰ、ＯＲを材
料とした常圧、あるいは減圧ＣＶＤ法によるＢＰＳＧ膜
など公知の方法を用いて形成できる絶縁膜が挙げられる
。
この発明におけるＳｉＮ膜と第３絶縁膜（例えばＢＰＳ
Ｇ膜）の間に介入される、ボロンを不純物として含まな
い第２絶縁層（中間層）としては、常圧ＣＶＤ法による
Ｎ Ｓ Ｃ膜、ＬＰ−ＣＶＤ法によるＨＴＯ膜などＳ
ＩＯを系のＣＶＤ酸化膜であれば良い。膜厚は信頼性を
考慮して約５００Å以上が好ましく、さらにこの中間膜
は、後の工程であるコンタクトホールを開孔する際の加
工のしやすさを考慮して、膜厚は厚くても３０００Å以
下に設定するのが好ましく、１０００人か最も好ましい
膜厚である。
Ｇ膜）の間に介入される、ボロンを不純物として含まな
い第２絶縁層（中間層）としては、常圧ＣＶＤ法による
Ｎ Ｓ Ｃ膜、ＬＰ−ＣＶＤ法によるＨＴＯ膜などＳ
ＩＯを系のＣＶＤ酸化膜であれば良い。膜厚は信頼性を
考慮して約５００Å以上が好ましく、さらにこの中間膜
は、後の工程であるコンタクトホールを開孔する際の加
工のしやすさを考慮して、膜厚は厚くても３０００Å以
下に設定するのが好ましく、１０００人か最も好ましい
膜厚である。
また、ＲＩＥによるコンタクトエッチ条件の時にこの中
間膜は、ＥＰＳＧ膜などの眉間絶縁膜よりエッチレート
が同じか、少なくなる方向の膜を選択することが望まし
い。
間膜は、ＥＰＳＧ膜などの眉間絶縁膜よりエッチレート
が同じか、少なくなる方向の膜を選択することが望まし
い。
具体的には、ＨＴＯ膜の形成条件としては、（Ｓｉ Ｈ
４＋ Ｎｆｆ０ ）ガスを用いて８００℃で積層、する
のが好ましく、 ＮＳＣ膜は常圧ＣＶＤ法および熱処理（９００”ｃ 、
Ｎ を雰囲気）で形成された膜を中間膜として用いる
ことが最適である。
４＋ Ｎｆｆ０ ）ガスを用いて８００℃で積層、する
のが好ましく、 ＮＳＣ膜は常圧ＣＶＤ法および熱処理（９００”ｃ 、
Ｎ を雰囲気）で形成された膜を中間膜として用いる
ことが最適である。
（ホ）実施例
以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるものではない
。
お、これによってこの発明は限定を受けるものではない
。
第１図において、まず、表面が凹凸形状のＳｉＯ２のＣ
ＶＤ膜（第１絶縁膜）１０を介してその凸部表面に高抵
抗Ｐｏ１ｙ−８ｉ部１１が形成されたＳｉ基板１２上に
、常圧ＣＶＤ装置により、ＳｉＨ６＋Ｏｆガス中で、約
４００℃において、ＮＳＧ膜ｌを１０００人堆積形成す
る。
ＶＤ膜（第１絶縁膜）１０を介してその凸部表面に高抵
抗Ｐｏ１ｙ−８ｉ部１１が形成されたＳｉ基板１２上に
、常圧ＣＶＤ装置により、ＳｉＨ６＋Ｏｆガス中で、約
４００℃において、ＮＳＧ膜ｌを１０００人堆積形成す
る。
その後、この膜を９００℃、Ｎ、ガス雰囲気中でアニー
ルして、ひきつづきＳｉＮ膜２を約５５０大軍にＬＰＣ
ＶＤ法で堆積する。この際、ＳｉＮ膜は、（Ｓ ｒ Ｈ
４＋ Ｎ Ｈｓ ）ガスで形成しても（ＳｉＨｚｃｌｔ
＋ Ｎ Ｈ３）で形成しても良いが、ＰＥ−５ｉＮ膜
（プラズマＳｉＮは高抵抗Ｐｏ１ｙ−８ｉの抵抗値を下
げるのでよくない）を用いるのは避けなければならない
。
ルして、ひきつづきＳｉＮ膜２を約５５０大軍にＬＰＣ
ＶＤ法で堆積する。この際、ＳｉＮ膜は、（Ｓ ｒ Ｈ
４＋ Ｎ Ｈｓ ）ガスで形成しても（ＳｉＨｚｃｌｔ
＋ Ｎ Ｈ３）で形成しても良いが、ＰＥ−５ｉＮ膜
（プラズマＳｉＮは高抵抗Ｐｏ１ｙ−８ｉの抵抗値を下
げるのでよくない）を用いるのは避けなければならない
。
次に、このＳｉＮ膜をコンタクトホール部に残らないよ
うにパターニングする。このパターニングは通常知られ
た方法、例えばレジストによるパターニング＋ＲＩＥに
よる５ｉＮＨのエツチングを用いる。
うにパターニングする。このパターニングは通常知られ
た方法、例えばレジストによるパターニング＋ＲＩＥに
よる５ｉＮＨのエツチングを用いる。
そして、ＳｉＮのパターニング完了後、その上に第２絶
縁層としてのＮＳＣ膜３をＮＳＣ膜１と同様な方法で１
０００人堆積・形成し、アニール処理を行う。
縁層としてのＮＳＣ膜３をＮＳＣ膜１と同様な方法で１
０００人堆積・形成し、アニール処理を行う。
このＮＳＣ膜３は直接ＢＰＳＧ膜とＳｉＮ膜が接触して
、ＢｘＮｙ−ｎＨ，Ｏ等の化合物が異物となって発生す
ることを押さえる。
、ＢｘＮｙ−ｎＨ，Ｏ等の化合物が異物となって発生す
ることを押さえる。
さらに、この上にＢＰＳＧ膜（第３絶縁層）４を常圧Ｃ
ＶＤ法で形成・堆積し、その後高温下９００℃〜９５０
℃においてＮ、雰囲気中でメルトさせる。
ＶＤ法で形成・堆積し、その後高温下９００℃〜９５０
℃においてＮ、雰囲気中でメルトさせる。
この際、ＢＰＳＧの膜厚及びＢ（ボロン）・Ｐ（リン）
の濃度はＬＳＩ構造に合わせて調節することが必要であ
るが、今回はＢ／Ｐ＝３．５ｗｔ％／３．７ｍｏ１％、
５０００人でサンプルを作成、９５０℃、Ｎ、雰囲気中
で３０分の鵡処理を加えてメルトをかけた。
の濃度はＬＳＩ構造に合わせて調節することが必要であ
るが、今回はＢ／Ｐ＝３．５ｗｔ％／３．７ｍｏ１％、
５０００人でサンプルを作成、９５０℃、Ｎ、雰囲気中
で３０分の鵡処理を加えてメルトをかけた。
その後通常よく用いられる方法、すなわち、コンタクト
パターンをレジストでパターニングしてからコンタクト
ホールをｗｅｔエツチングし、さらにＤｒｙエツチング
（ＲＴＥエッチ）を行って、コンタクト部１３を開口さ
せてから、通常のスノ＜ツタリング方法によりメタル５
（ＡＩ−５ｉ０．６μｍ ／ Ｔ ｉ Ｗｏ、３μｍ
）を堆積させた。
パターンをレジストでパターニングしてからコンタクト
ホールをｗｅｔエツチングし、さらにＤｒｙエツチング
（ＲＴＥエッチ）を行って、コンタクト部１３を開口さ
せてから、通常のスノ＜ツタリング方法によりメタル５
（ＡＩ−５ｉ０．６μｍ ／ Ｔ ｉ Ｗｏ、３μｍ
）を堆積させた。
このメタル５は、単層のＡｌ−９ｉ膜５ａだけでも良い
が、通常カバレージを良くするためにＴｉＷ膜５ｂをＡ
ｌ−５ｉ膜の下に敷く二層構造が使われる。これによっ
てメタル５は下地Ｓｉ基板１２との良好な電気的接続か
出来る。
が、通常カバレージを良くするためにＴｉＷ膜５ｂをＡ
ｌ−５ｉ膜の下に敷く二層構造が使われる。これによっ
てメタル５は下地Ｓｉ基板１２との良好な電気的接続か
出来る。
（へ）発明の効果
この発明によれば、高抵抗Ｐｏ１ｙ−６ｉ （多結晶ノ
リコン）部の製造過程に関して、その上部に高抵抗Ｐｏ
１ｙ−３ｉ部を被うＳｉＮ保護膜を形成する場合、その
ＳｉＮ保護膜上にボロンの不純物を含まない、ＣＶＤ酸
化膜などの中間膜を堆積させてからＢＰＳＧ膜などのホ
ロンの不純物を含む、例えば、ＢＰＳＧ膜のようなＣＶ
Ｄ膜などの層間絶縁膜を堆積するようにしたので、高抵
抗Ｐｏ１ｙ−３ｉ部の保護膜としてのＳｉＮ膜は、直接
層間絶縁膜（例えばＢＰＳＧ膜）と接触することか無く
なるので、Ｓ】Ｎ膜中のＮと層間絶縁膜中のＢか化学反
応を起こしてＢｘｌＮｙ−ｎＨｙｏ等の化合物・異物を
つくる危険性を防止でき、高信頼性の半導体装置を得る
ことができる効果がある。
リコン）部の製造過程に関して、その上部に高抵抗Ｐｏ
１ｙ−３ｉ部を被うＳｉＮ保護膜を形成する場合、その
ＳｉＮ保護膜上にボロンの不純物を含まない、ＣＶＤ酸
化膜などの中間膜を堆積させてからＢＰＳＧ膜などのホ
ロンの不純物を含む、例えば、ＢＰＳＧ膜のようなＣＶ
Ｄ膜などの層間絶縁膜を堆積するようにしたので、高抵
抗Ｐｏ１ｙ−３ｉ部の保護膜としてのＳｉＮ膜は、直接
層間絶縁膜（例えばＢＰＳＧ膜）と接触することか無く
なるので、Ｓ】Ｎ膜中のＮと層間絶縁膜中のＢか化学反
応を起こしてＢｘｌＮｙ−ｎＨｙｏ等の化合物・異物を
つくる危険性を防止でき、高信頼性の半導体装置を得る
ことができる効果がある。
第１図はこの発明の一実施例によって得られた半導体装
置の構成説明図、第２図は従来例を示す構成説明図であ
る。 第１図 １・・・・・・ＮＳＣ膜、２・・・・・・ＳｉＮ膜、３
・・・・・・ＮＳＣ膜（第２絶縁層）、４・・・・・Ｂ
ＰＳＧ膜（第３絶縁層）、５・・・・・・メタル配線、 １０・・・・・・５ｉＯｚ膜（第１絶祿膜）、１１・・
・高抵抗のポリンリコン部、 １２・・・・・・Ｓｉ基板、 １３・・・・・・コンタクトホール。
置の構成説明図、第２図は従来例を示す構成説明図であ
る。 第１図 １・・・・・・ＮＳＣ膜、２・・・・・・ＳｉＮ膜、３
・・・・・・ＮＳＣ膜（第２絶縁層）、４・・・・・Ｂ
ＰＳＧ膜（第３絶縁層）、５・・・・・・メタル配線、 １０・・・・・・５ｉＯｚ膜（第１絶祿膜）、１１・・
・高抵抗のポリンリコン部、 １２・・・・・・Ｓｉ基板、 １３・・・・・・コンタクトホール。
Claims (1)
- １、表面が凹凸形状の第１絶縁層を介してその凸部表面
に多結晶シリコンの高抵抗部を有する半導体基板上に、
全面に、ＳｉＮの保護層を積層し、ボロンを含有しない
第２絶縁層を形成し、次いでボロンを不純物として含む
第３絶縁層を積層した後、第１絶縁層の凹部領域に第３
絶縁層から半導体基板表面に至るコンタクトホールを形
成し、メタル配線をおこなうことを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179230A JP2672181B2 (ja) | 1990-07-04 | 1990-07-04 | 半導体装置の製造方法 |
| US07/719,737 US5166088A (en) | 1990-07-03 | 1991-06-25 | Method of manufacturing semiconductor device contact vias in layers comprising silicon nitride and glass |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179230A JP2672181B2 (ja) | 1990-07-04 | 1990-07-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0465121A true JPH0465121A (ja) | 1992-03-02 |
| JP2672181B2 JP2672181B2 (ja) | 1997-11-05 |
Family
ID=16062219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179230A Expired - Lifetime JP2672181B2 (ja) | 1990-07-03 | 1990-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672181B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678317B1 (ko) * | 2005-12-28 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 금속전절연막 라이너를 갖는 반도체소자의 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6514882B2 (en) * | 2001-02-19 | 2003-02-04 | Applied Materials, Inc. | Aggregate dielectric layer to reduce nitride consumption |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319219A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
-
1990
- 1990-07-04 JP JP2179230A patent/JP2672181B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319219A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678317B1 (ko) * | 2005-12-28 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 금속전절연막 라이너를 갖는 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2672181B2 (ja) | 1997-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950000867B1 (ko) | 반도체 장치의 제조 방법 | |
| US6627462B1 (en) | Semiconductor device having a capacitor and method for the manufacture thereof | |
| US5756392A (en) | Method of formation of polycide in a semiconductor IC device | |
| JP2904110B2 (ja) | 半導体装置の製造方法 | |
| JPH0465121A (ja) | 半導体装置の製造方法 | |
| JPH03179778A (ja) | 薄膜半導体形成用絶縁基板 | |
| JP3534269B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0917869A (ja) | 半導体素子の金属配線間絶縁膜の製造方法 | |
| US5946599A (en) | Method of manufacturing a semiconductor IC device | |
| JPH0555199A (ja) | 半導体装置 | |
| JP2602574B2 (ja) | 半導体装置の製造方法 | |
| JPH01243553A (ja) | 半導体装置の製造方法 | |
| JPH05166946A (ja) | 半導体装置の製造方法 | |
| JPH1022390A (ja) | 半導体装置の製造方法 | |
| JPH04320029A (ja) | 半導体装置の製造方法 | |
| JPH02122653A (ja) | 半導体素子用層間膜 | |
| JPH0231507B2 (ja) | ||
| JPS6240746A (ja) | 半導体装置 | |
| KR960011816B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| JPH09213793A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0479330A (ja) | 積層配線の形成方法 | |
| JPS62260319A (ja) | 半導体装置の製造方法 | |
| JPH049372B2 (ja) | ||
| JPH0682662B2 (ja) | 半導体装置の製造方法 | |
| JPH03133129A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070711 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090711 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100711 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |