JPS6173345A - 半導体装置 - Google Patents

半導体装置

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JPS6173345A
JPS6173345A JP59194600A JP19460084A JPS6173345A JP S6173345 A JPS6173345 A JP S6173345A JP 59194600 A JP59194600 A JP 59194600A JP 19460084 A JP19460084 A JP 19460084A JP S6173345 A JPS6173345 A JP S6173345A
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semiconductor substrate
oxide film
semiconductor
crystal layer
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Kaoru Nakagawa
中川　薫
Yoshio Yamamoto
山本　善生
Nobutaka Matsuoka
信孝 松岡
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この弁明は半導体装置に関し、特に新規な３　Ｑ　（（
３１１ｉｃｏｎ　ｏｎ　ｌ　ｎ５ｕｌａｔｏｒ）　’１
０半導体阜体を出発材料として構成される高集積型半導
体装置に関するものである。
［発明の技術的背景］ 従来、バイポーラＩＣ等の半導体装置を製造する場合、
一般的に、一つの導電型の半導体基板を出発材料として
該半導体基板に多数の素子を形成していた。　このよう
なバイポーラＩＣの製造においては、トランジスタ素子
のコレクタ抵抗などを小さくするための低抵抗化技術と
、各素子間を分離するための素子分離技術とが必要であ
り、従来、低抵抗化のためには半導体基板上に高濃度不
純物拡散層を埋込みする埋込層技術が用いられており、
また素子分離のためにはＰＮ接合を利用づるＰＮ接合分
離技術が用いられるのが凹通であった。
［背景技術の問題点］ 従来、バイポーラＩＣの製造工程において一般的に採用
されている埋込層技術とＰＮ接合分離技術には次のよう
な問題点があった。
■　素子間分離用のＰＮ接合を形成するための拡散層の
形成に多大の時間及び工程を必要とする。
■　高周波用ＩＣの場合、素子間分離用ＰＮ接合に基因
する奇生容量が大きいため高周波特性を低下させる要因
となっている。
■　素子間分離用ＰＮ接合により、いわゆる奇生トラン
ジスタ動作が生じる。
■　埋込層拡散のための工程及び多大の時間を要する。
■　埋込層の上のエピタキシャル成長層には、いわゆる
パターンシフトが起こるので、そのための対策が必要と
なる。
従って、埋込層拡散及び素子間分離のＰＮ接合拡散を行
わずに集積型半導体装置（特にバイポーラＩＣ）を製造
する方法が従来から試みられてきた。　そのような方法
には既によく知られているＳ　ＯＳ　（Ｓ　１ｌｉｃｏ
ｎ　ｏｎ　Ｓ　ａｐｐ旧ｒｅ　）技術もあるが、ＳＯ８
技術は基板となるサファイアが高価である。
一方、近年では、シリコン基板表面に酸化膜を形成し、
更にその上に単結晶シリコン層をエピタキシャル成長さ
せた基体を使用するＳＯ■技術も試みられているが、ま
だ実用化されていない。
［発明の目的１ この発明の目的は、素子量分１！ｔＰＮ接合拡散や埋込
層拡散を行わなくともよく、かつサファイア等の高価な
材料を使用することなく、新規なＳＯ１技術によって形
成される半導体装置を提供することである。
［発明の概要１ この発明による半導体装置は、第一の半導体基板の絶縁
膜上に第二の半導体基板を接着し、該第二の半導体基板
の上に単結晶層をエピタキシャル成長させ、このエピタ
キシャル成長単結晶層に拡散領域を設けて素子形成した
ことを特徴するものであり、与ファイア等の高価な材料
を用いずに新規なＳｏｌ型の基体を利用して構成された
ことを特徴とする。　より具体的に言えば、この発明は
、絶縁膜で表面を覆った第一の半導体基板の上に所望の
導電型の第二の単結晶半導体基板を接着し、ラッピング
などにより所望の厚さに鏡面加工をし、該第二の半導体
基板の上に所望の導電型及び厚さの単結晶層をエピタキ
シャル成長させてＳｏｌ基体を構成し、該ＳＯＩ基体を
出発材料として形成された半導体装置に関するものであ
る。。
この発明による高集積半導体装置は、素子間分離のため
のＰＮ接合拡散や埋込拡散を行わずに形成することがで
きるので、たとえば、ツイン若しくはクワッドのスイッ
チングダイオード、ショットキーダイオード、ＰＩＮダ
イオード、バリキャップダイオード、高周波トランジス
タ及びこれらの複合集積素子等を小型且つ高性能に形成
することができ、しかも、公知のＳＯ８技術によるより
もはるかに安価に前記のごとき半導体装置を製造するこ
とができる。
またこの発明による半導体装置は、厚さ精度のよいエピ
タキシャル成長単結晶層を能動層として形成できるので
、単に第二の半導体基板を接着し、該第二の半導体基板
に素子形成をしたＳｏｌ基体に比べ能動層の厚さ精度が
高く素子特性の揃ったものとなるとともに、第二の半導
体基板の円周辺部における絶縁膜との接着不安定性が著
しく改善できることが確認された。
［発明の実施例］ 第１図は本発明の半導体装置の出発材料となるＳｏｌ型
の半導体基体１の断面図である。　この半導体基体１は
次のようにして製造される。　まず、第一の半導体基板
２（シリコン半導体基板）の表面全体に通常の熱酸化法
によって酸化膜３を所望の厚さに形成させて該半導体基
板２を酸化膜３で完全に被覆する。　次に該半導体基板
２の一面上の酸化膜３に第二の半導体基板４（シリコン
半導体基板）を接着する。　両者の接着法としてはたと
えば、両者を機械的に圧接させた状態で酸素雰囲気中で
加熱する。　この場合、接着面は鏡面でなければならな
い。
このようにして第二の半導体基板４を第一の半導体基板
２上の酸化膜３に接着して両者を一体化した後、第二の
半導体基板４の表面をラッピング等により鏡面加工し、
更に、鏡面加工後の第二の半導体基板４の表面にエピタ
キシャル成長によってシリコン単結晶層５を所望の厚さ
に形成する。
シリコン単結晶層はたとえば比抵抗０．１Ωｃｍ、厚さ
１μｍとする。
前記のごとき構造の単導体基体１は絶縁物の上に素子形
成用の単結晶層が形成されているので、いわゆるＳ　Ｏ
Ｉ　（５ｉｌｉｃｏｎ　ｏｎ　ｌ　ｎ５ｕｌａｔｏｒ）
型のウェハーとなる。　この型式のウェハーでは表面を
＄１！！縁物である酸化膜３に達するまで選択的にエツ
チングすることにより、ＰＮ接合拡散を行わずに多数の
素子間の分離形成ができるので特性のよい高密度集積が
可能となる。　また前記のごとき半導体基体１は、第二
の半導体基板を所望により高濃度型にすることにより、
埋込層拡散を行わずに低抵抗化を実現することができる
。
次に本発明の一実施例としてツインショットキーダイオ
ードを形成する工程を第２図に示す。
まず、第２図（ａ　）の如く、たとえば２μｍの厚さの
酸化膜３で全表面を被覆した口径７５ｍｍ、厚さ４００
μｍの第一の半導体基板２の一面に比抵抗２Ｘ１０−３
Ωｃｍ、口径７５ｍｍ、厚さ２５０μｍ　、面指数（１
，１，１）　、　Ｎ＋“型の第二の半導体基板４を該酸
化膜３上に接着する。　接着は第一及び第二の半導体基
板２及び４を互いに機械的に圧接した状態で１１００℃
の酸素雰囲気中で２時間熱処理することにより行う、　
接着後、第二の半導体基板４上に形成された熱酸化膜を
取り除くとと５に第二の半導体基板４の厚さが１０μｍ
になるように第二の半導体基板４の表面をラッピングに
よって鏡面になるように加工する。　次いで、鏡面とな
った第二の半導体基板４の上に第２図（ｂ）に示すよう
にエピタキシセル成長法により比抵抗０．１Ωｃｍ。
厚さ　１μｍのエピタキシャル成長岡５を形成してＳＯ
Ｉ型の半導体基体１を製作する。
次に、第２図（Ｃ）に示すように熱酸化法によって該エ
ピタキシャル成長層５の上に酸化膜６を厚さ６０００人
に形成した後、写真蝕刻とプラズマエツチング等の技術
によって第二の半導体基板４までを選択蝕刻して酸化膜
３上に島状の素子部７（乃至は突部）を形成する。
素子部形成後、熱酸化法と低温酸化法によって第２図（
ｄ　＞に示すように素子部７上をも被ヱする酸化膜８を
厚さ４０００人に形成した後、該素子部７上の酸化膜６
及び８を選択間口してオーミック部とショットキ一部の
電極形成用の窓あけを行う。
更に、該窓から該素子部７のエピタキシャル成長層５に
不純物拡散を行って該素子部γ内にＮ＋型領領域９１１
を形成した後、酸化１１５ｉ８上にＭＯ／Ａ１被膜をス
パッタリングによって形成し、該ＭＯ／ＡＩ被膜を選択
蝕刻してＮ領域に対するショットキー電極及びＮ＋領領
域対するオーミック配線電極の配線パターン１３を該酸
化１１５１８上に形成し、これにより、第２図（ｄ　）
に等価回路図とともに示すツインショットキーダイオー
ドチップが完成する。
第２図（ｄ　）に示す本実施例のツインショットキーダ
イオードは従来のもの（すなわち、素子間分離にＰＮ接
合分離方式を採用しているもの）にくらべて寄生容］が
１／３となり、且つ、縦方向素子として電流がとれるの
で低抵抗化が実現できた。
［発明の効果コ 以上の実施例に示したように、本発明によれば、素子間
分離ＰＮ接合拡散及び埋込層拡散などの工程を必要とせ
ずに精密に高集積度の半導体装置を形成することができ
、また、寄生容量が小さく、高周波特性やスイッチング
特性のよい半導体装置を得ることができる。　更に本発
明によれば、サファイア等の高価な材料を使用せずにＳ
Ｏ【技術を利用して高性能で安価な半導体装置が毘供さ
れる。
また本発明によれば、厚さ精度のよいエピタキシ１１ル
成良単結晶督に素子形成がされるので、厚さ精度の悪い
ラッピング加工の半導体０仮に素子形成がされるのと比
較して素子特性の−りが改善される。　また絶縁膜上に
第二の半導体基板を接着しただけのものでは熱的応力等
によってその周縁部における接着力が不安定になるのに
対して、本発明によれば接着の不安定性が解消すること
も認められた。
なお、前記実ｌ７１ｒＩＡでは、ツインショットキーダ
イオードのみを示したが、本発明はＰＩＮダイオード、
バリキせツブダイオード、高周波トランジスタ、及びこ
れらの複合化素子としても実現できることは勿論である
。
【図面の簡単な説明】
第１図は本発明の半導体装置の出発材料である半導体基
体の断面図、第２図（ａ　）乃至第２図（ｄ　）は本発
明の半導体装置の一実施例の製造工程を示す断面図であ
る。 １・・・半導体基体、　２・・・第一の半導体扉板、３
・・・酸化膜、′　４・・・第二の半導体基板、　５・
・・エピタキシャル成長層、　６．８・・・酸化膜、　
９゜１１・・・Ｎ＋型領領域　　１０・・・Ｎ＋“型領
域、１２・・・Ｎ型領域、　１３・・・配線パターン。 第１図 第２図 イ＾１

Claims (1)

    【特許請求の範囲】
  1. １　絶縁膜によつて表面が被覆された第一の半導体基板
    と、該第一の半導体基板の該絶縁膜上に接着された所望
    の導電型及び厚さの第二の半導体基板と、該第二の半導
    体基板上にエピタキシャル成長で形成された所望の導電
    型及び厚さの単結晶層と、該単結晶層に設けられた拡散
    領域とを具備することを特徴とする半導体装置。
JP59194600A 1984-09-19 1984-09-19 半導体装置 Pending JPS6173345A (ja)

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DE3587798T DE3587798T2 (de) 1984-09-19 1985-09-18 SoI-Halbleiteranordnung und Verfahren zu ihrer Herstellung.
EP85111811A EP0182032B1 (en) 1984-09-19 1985-09-18 SoI semiconductor device and method for producing it
US06/943,862 US4888304A (en) 1984-09-19 1986-12-22 Method of manufacturing an soi-type semiconductor device

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01503026A (ja) * 1987-01-27 1989-10-12 アドバンスト　マイクロ　デバイシス，インコーポレイテッド 絶縁体上に薄い単結晶シリコン島状部を製造する方法
JPH0237771A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd Ｓｏｉ基板
JPH04278562A (ja) * 1991-03-06 1992-10-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06142647A (ja) * 1992-11-11 1994-05-24 Yoshizawa L D Kk 浮遊物等の汚物回収装置
US5340435A (en) * 1990-02-28 1994-08-23 Yatsuo Ito Bonded wafer and method of manufacturing it
JPH0685086U (ja) * 1993-05-26 1994-12-06 上田サーボ機械株式会社 水面の浮遊油分除去装置
JPH07136647A (ja) * 1993-11-19 1995-05-30 Kenzo Inaba 液面上層の浮揚汚物の吸収濾過装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH067594B2 (ja) * 1987-11-20 1994-01-26 富士通株式会社 半導体基板の製造方法
JPH0636414B2 (ja) * 1989-08-17 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
DE69126153T2 (de) * 1990-02-28 1998-01-08 Shinetsu Handotai Kk Verfahren zur Herstellung von verbundenen Halbleiterplättchen
US5034343A (en) * 1990-03-08 1991-07-23 Harris Corporation Manufacturing ultra-thin wafer using a handle wafer
JP2721265B2 (ja) * 1990-07-05 1998-03-04 株式会社東芝 半導体基板の製造方法
JPH0488657A (ja) * 1990-07-31 1992-03-23 Toshiba Corp 半導体装置とその製造方法
JPH0719738B2 (ja) * 1990-09-06 1995-03-06 信越半導体株式会社 接合ウェーハ及びその製造方法
US5110748A (en) * 1991-03-28 1992-05-05 Honeywell Inc. Method for fabricating high mobility thin film transistors as integrated drivers for active matrix display
US5366924A (en) * 1992-03-16 1994-11-22 At&T Bell Laboratories Method of manufacturing an integrated circuit including planarizing a wafer
JP2821830B2 (ja) * 1992-05-14 1998-11-05 セイコーインスツルメンツ株式会社 半導体薄膜素子その応用装置および半導体薄膜素子の製造方法
JPH06252073A (ja) * 1993-02-26 1994-09-09 Mitsubishi Electric Corp 半導体基板及びその製造方法
US5314841A (en) * 1993-04-30 1994-05-24 International Business Machines Corporation Method of forming a frontside contact to the silicon substrate of a SOI wafer
JPH1027893A (ja) * 1993-10-29 1998-01-27 Amer Fib Inc 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するｓｏｉウエーハ上に設けられた集積回路（ｉｃ）装置
US5468674A (en) * 1994-06-08 1995-11-21 The United States Of America As Represented By The Secretary Of The Navy Method for forming low and high minority carrier lifetime layers in a single semiconductor structure
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US6484585B1 (en) 1995-02-28 2002-11-26 Rosemount Inc. Pressure sensor for a pressure transmitter
US5985728A (en) * 1995-09-01 1999-11-16 Elantec Semiconductor, Inc. Silicon on insulator process with recovery of a device layer from an etch stop layer
JP3485707B2 (ja) * 1996-01-09 2004-01-13 沖電気工業株式会社 透過型電子顕微鏡用の平面サンプルの作製方法及びその透過型電子顕微鏡による欠陥測定方法
DE19704546A1 (de) * 1997-02-06 1998-08-13 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer einseitig beschichteten und mit einem Finish versehenen Halbleiterscheibe
US6520020B1 (en) 2000-01-06 2003-02-18 Rosemount Inc. Method and apparatus for a direct bonded isolated pressure sensor
DE60108217T2 (de) 2000-01-06 2005-12-29 Rosemount Inc., Eden Prairie Kornwachstumsverfahren zur herstellung einer elektrischen verbindung für mikroelektromechanische systeme (mems)
US6508129B1 (en) 2000-01-06 2003-01-21 Rosemount Inc. Pressure sensor capsule with improved isolation
US6505516B1 (en) 2000-01-06 2003-01-14 Rosemount Inc. Capacitive pressure sensing with moving dielectric
US6561038B2 (en) 2000-01-06 2003-05-13 Rosemount Inc. Sensor with fluid isolation barrier
FR2837322B1 (fr) * 2002-03-14 2005-02-04 Commissariat Energie Atomique DIODE SCHOTTKY DE PUISSANCE A SUBSTRAT SiCOI, ET PROCEDE DE REALISATION D'UN TELLE DIODE
US6848316B2 (en) 2002-05-08 2005-02-01 Rosemount Inc. Pressure sensor assembly
FR2914497B1 (fr) * 2007-04-02 2009-06-12 St Microelectronics Sa Structure de composants haute frequence a faibles capacites parasites
US8158964B2 (en) * 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US8853054B2 (en) * 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL122607C (ja) * 1961-07-26 1900-01-01
CA942893A (en) * 1963-12-04 1974-02-26 North American Aviation Electrically isolated semiconductor devices on common crystalline substrate and method of making same
US3351502A (en) * 1964-10-19 1967-11-07 Massachusetts Inst Technology Method of producing interface-alloy epitaxial heterojunctions
US3416224A (en) * 1966-03-08 1968-12-17 Ibm Integrated semiconductor devices and fabrication methods therefor
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
NL6813833A (ja) * 1968-09-27 1970-04-01
US3836991A (en) * 1970-11-09 1974-09-17 Texas Instruments Inc Semiconductor device having epitaxial region of predetermined thickness
US3749987A (en) * 1971-08-09 1973-07-31 Ibm Semiconductor device embodying field effect transistors and schottky barrier diodes
US3944447A (en) * 1973-03-12 1976-03-16 Ibm Corporation Method for fabrication of integrated circuit structure with full dielectric isolation utilizing selective oxidation
US3900344A (en) * 1973-03-23 1975-08-19 Ibm Novel integratable schottky barrier structure and method for the fabrication thereof
US4045248A (en) * 1973-06-26 1977-08-30 U.S. Philips Corporation Making Schottky barrier devices
JPS5329551B2 (ja) * 1974-08-19 1978-08-22
US3997381A (en) * 1975-01-10 1976-12-14 Intel Corporation Method of manufacture of an epitaxial semiconductor layer on an insulating substrate
JPS5247686A (en) * 1975-10-15 1977-04-15 Toshiba Corp Semiconductor device and process for production of same
US4127860A (en) * 1977-04-18 1978-11-28 Rca Corporation Integrated circuit mesa bipolar device on insulating substrate incorporating Schottky barrier contact
US4282538A (en) * 1977-11-11 1981-08-04 Rca Corporation Method of integrating semiconductor components
US4261003A (en) * 1979-03-09 1981-04-07 International Business Machines Corporation Integrated circuit structures with full dielectric isolation and a novel method for fabrication thereof
EP0161740B1 (en) * 1984-05-09 1991-06-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor substrate
US4649627A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01503026A (ja) * 1987-01-27 1989-10-12 アドバンスト　マイクロ　デバイシス，インコーポレイテッド 絶縁体上に薄い単結晶シリコン島状部を製造する方法
JPH0237771A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd Ｓｏｉ基板
US5340435A (en) * 1990-02-28 1994-08-23 Yatsuo Ito Bonded wafer and method of manufacturing it
JPH04278562A (ja) * 1991-03-06 1992-10-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06142647A (ja) * 1992-11-11 1994-05-24 Yoshizawa L D Kk 浮遊物等の汚物回収装置
JPH0685086U (ja) * 1993-05-26 1994-12-06 上田サーボ機械株式会社 水面の浮遊油分除去装置
JPH07136647A (ja) * 1993-11-19 1995-05-30 Kenzo Inaba 液面上層の浮揚汚物の吸収濾過装置

Also Published As

Publication number Publication date
EP0182032A3 (en) 1988-03-23
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EP0182032B1 (en) 1994-04-13
EP0182032A2 (en) 1986-05-28
DE3587798D1 (de) 1994-05-19

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