JPH0465685A - スキャンレジスタ回路 - Google Patents
スキャンレジスタ回路Info
- Publication number
- JPH0465685A JPH0465685A JP2178587A JP17858790A JPH0465685A JP H0465685 A JPH0465685 A JP H0465685A JP 2178587 A JP2178587 A JP 2178587A JP 17858790 A JP17858790 A JP 17858790A JP H0465685 A JPH0465685 A JP H0465685A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- scan register
- terminal
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
こめ発明は半導体集積回路のテスト容易化設計に用いら
れるスキャンレジスタ回路の改良に関するものである。
れるスキャンレジスタ回路の改良に関するものである。
第５図は従来のスキャンレジスタ回路の一例を示す回路
図であり、図において、１はインバータ回路、？はＭＯ
Ｓ）ランジスタであり、一対の上記インバータ回路１に
てラッチ回路が構成されている。一般にペアで用いられ
るインバータ回路の一方は駆動能力の弱いものを用いて
データ入力を行いやす（している。
図であり、図において、１はインバータ回路、？はＭＯ
Ｓ）ランジスタであり、一対の上記インバータ回路１に
てラッチ回路が構成されている。一般にペアで用いられ
るインバータ回路の一方は駆動能力の弱いものを用いて
データ入力を行いやす（している。
またＭＯＳトランジスタ２はラッチ回路へのデータ入力
ゲートとして使用されている。そして上記構成のラッチ
回路が２つ直列接続され、シフトレジスタを構成してい
る。第１のラッチ回路はシリアル入力端子ＳＩとパラレ
ル入力端子ＰＩの２つのデータ入力端子を有し、シフト
クロック端子ＣＬＫ１にクロックが与えられた場合には
、Ｓｌ端子からデータ入力を行い、ストローブ端子ＳＴ
Ｂにクロックが与えられた場合にはＰＩ端子からデータ
入力を行う。
ゲートとして使用されている。そして上記構成のラッチ
回路が２つ直列接続され、シフトレジスタを構成してい
る。第１のラッチ回路はシリアル入力端子ＳＩとパラレ
ル入力端子ＰＩの２つのデータ入力端子を有し、シフト
クロック端子ＣＬＫ１にクロックが与えられた場合には
、Ｓｌ端子からデータ入力を行い、ストローブ端子ＳＴ
Ｂにクロックが与えられた場合にはＰＩ端子からデータ
入力を行う。
また、第２のラッチ回路のデータ入力には、第１のラッ
チ回路の出力が接続されており、シフトクロック端子Ｃ
ＬＫ２にクロックが与えられると、第１のラッチ回路か
らデータ入力を行う。そして第２のラッチ回路出力はス
キャンレジスタのシリアル出力端子ＳＯとなっている。
チ回路の出力が接続されており、シフトクロック端子Ｃ
ＬＫ２にクロックが与えられると、第１のラッチ回路か
らデータ入力を行う。そして第２のラッチ回路出力はス
キャンレジスタのシリアル出力端子ＳＯとなっている。
以上のようにして構成されたスキャンレジスタ回路は、
スキャンレジスタのＳＯ端子を次段のスキャンレジスタ
のＳ■端子に接続することで、複数個が直列接続されて
スキャンバス回路を構成する。
スキャンレジスタのＳＯ端子を次段のスキャンレジスタ
のＳ■端子に接続することで、複数個が直列接続されて
スキャンバス回路を構成する。
上記パラレル入力端子ＰＩは、半導体集積回路内の信号
配線に接続され、その信号データをスキャンレジスタに
取り込む。この取り込み操作は、上述したようにストロ
ーブ端子ＳＴＢにクロックを与えた時に行われる。そし
て取り込まれた信号はまずシフトクロック端子ＣＬＫ２
にクロックを与えることによってスキャンレジスタのＳ
Ｏ端子に伝達される。その後、ＣＬＫＩ端子とＣＬＫ２
端子に交互にクロックを与えることにより、スキャンパ
ス回路のシフト動作が行われ、信号データは半導体集積
回路の外部に読み出されテストされることになる。
配線に接続され、その信号データをスキャンレジスタに
取り込む。この取り込み操作は、上述したようにストロ
ーブ端子ＳＴＢにクロックを与えた時に行われる。そし
て取り込まれた信号はまずシフトクロック端子ＣＬＫ２
にクロックを与えることによってスキャンレジスタのＳ
Ｏ端子に伝達される。その後、ＣＬＫＩ端子とＣＬＫ２
端子に交互にクロックを与えることにより、スキャンパ
ス回路のシフト動作が行われ、信号データは半導体集積
回路の外部に読み出されテストされることになる。
従来のスキャンレジスタは以上のように構成されていた
ので、幅の狭いクロック信号をスキャンレジスタ内に取
り込むことは非常に困難であり、幅の狭いクロック信号
のテストは不可能であった。
ので、幅の狭いクロック信号をスキャンレジスタ内に取
り込むことは非常に困難であり、幅の狭いクロック信号
のテストは不可能であった。
第６図のタイミング図を用いて詳述すると、パラレル入
力端子ＰＩの波形は半導体集積回路の製造工程における
プロセス変動により、点線で示すような時間的なずれを
生じる。一方、ストローブ信号ＳＴＢは半導体テスト装
置などにより正確なタイミングで与えられる。従って図
のようにＰ１端子のクロック波形の位置が変動した場合
は、容易にストローブ信号ＳＴＢのクロックタイミング
よりずれが生じ、スキャンレジスタへの信号データの取
り込みが正常に行われず、クロック波形が存在していな
いように観測されるという問題点があった。
力端子ＰＩの波形は半導体集積回路の製造工程における
プロセス変動により、点線で示すような時間的なずれを
生じる。一方、ストローブ信号ＳＴＢは半導体テスト装
置などにより正確なタイミングで与えられる。従って図
のようにＰ１端子のクロック波形の位置が変動した場合
は、容易にストローブ信号ＳＴＢのクロックタイミング
よりずれが生じ、スキャンレジスタへの信号データの取
り込みが正常に行われず、クロック波形が存在していな
いように観測されるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体集積回路の製造工程におけるプロセス
変動によによりクロック波形に時間的なずれが生じた場
合も、クロック波形の存在を正確にテストすることので
きるスキャンレジスタ回路を得ることを目的とする。
たもので、半導体集積回路の製造工程におけるプロセス
変動によによりクロック波形に時間的なずれが生じた場
合も、クロック波形の存在を正確にテストすることので
きるスキャンレジスタ回路を得ることを目的とする。
この発明に係るスキャンレジスタ回路は、従来めスキャ
ンレジスタ回路のパラレル入力端子とストローブ端子間
にＲ３７９７７２０２１回路を設けたものである。
ンレジスタ回路のパラレル入力端子とストローブ端子間
にＲ３７９７７２０２１回路を設けたものである。
この発明によれば、スキャンレジスタ回路のパラレル入
力端子とストローブ端子間にＲ３７９７７２０２１回路
を設け、このＲ３７９７７２０２１回路でＰＩ端子の信
号を常に観測し、クロック信号が入力されればフリップ
フロップが反転し、その出力をストローブ信号ＳＴＢに
より、スキャンレジスタに取り込むようにしたので、Ｐ
Ｉ端子のクロック波形の位置が変動した場合にもクロッ
ク波形の存在を正確にテストすることができる。
力端子とストローブ端子間にＲ３７９７７２０２１回路
を設け、このＲ３７９７７２０２１回路でＰＩ端子の信
号を常に観測し、クロック信号が入力されればフリップ
フロップが反転し、その出力をストローブ信号ＳＴＢに
より、スキャンレジスタに取り込むようにしたので、Ｐ
Ｉ端子のクロック波形の位置が変動した場合にもクロッ
ク波形の存在を正確にテストすることができる。
以下本発明の一実施例を図について説明する。
第１図は本発明の一実施例を示すスキャンレジスタの回
路図であり、第５図と同一符号は同一または相当部分を
示し、３はＮＯＲ回路であり、２つのＮＯＲ回路３の互
いの出力を他方のＮＯＲ回路３の入力に接続して、Ｒ３
７９７７７０７１回路４を構成している。Ｒ３７９７７
７０７１回路４のセット端子は、パラレル入力端子Ｐ１
として用いられている。そしてＲ３７９７７７０７１回
路４の出力Ａは、ストローブ端子ＳＴＢにクロックを与
えることによってスキャンレジスタに取り込まれる。
路図であり、第５図と同一符号は同一または相当部分を
示し、３はＮＯＲ回路であり、２つのＮＯＲ回路３の互
いの出力を他方のＮＯＲ回路３の入力に接続して、Ｒ３
７９７７７０７１回路４を構成している。Ｒ３７９７７
７０７１回路４のセット端子は、パラレル入力端子Ｐ１
として用いられている。そしてＲ３７９７７７０７１回
路４の出力Ａは、ストローブ端子ＳＴＢにクロックを与
えることによってスキャンレジスタに取り込まれる。
次に動作を第２図のタイミング図を用いて説明する。
まずＲ３７９７７７０７１回路４のリセット端子にリセ
ット信号ＲＥＳＥＴを与えてリセットしておく。この状
態ではＲ３７９７７７０７１回路４の出力Ａは０になっ
ている。次いでＰＩ端子にクロックが与えられると出力
Ａは１にセットされる。この後ストローブ信号ＳＴＢに
クロックを与えることによりＲＳフリップフロップの出
力Ａをスキャンレジスタに取り込む。
ット信号ＲＥＳＥＴを与えてリセットしておく。この状
態ではＲ３７９７７７０７１回路４の出力Ａは０になっ
ている。次いでＰＩ端子にクロックが与えられると出力
Ａは１にセットされる。この後ストローブ信号ＳＴＢに
クロックを与えることによりＲＳフリップフロップの出
力Ａをスキャンレジスタに取り込む。
一方、ＰＩ端子にクロックが与えられなかった場合は出
力ＡはＯのままである。
力ＡはＯのままである。
このように本実施例では、スキャンレジスタ回路のパラ
レル入力端子ＰＩとストローブ端子ＳＴＢ間にＲＳフリ
ップフロップ回路４を設け、このＲＳフリップフロップ
回路４でＰＩ端子の信号を常に観測し、クロック信号が
入力されればフリップフロップが反転し、その出力をス
トローブ信号ＳＴＢにより、スキャンレジスタに取り込
むようにしたので、第２図に示すように、ＰＩ端子のク
ロック信号が変動し′てもクロック信号がリセット信号
ＲＥＳＥＴとストローブ信号ＳＴＢの間にある限は、正
常な値、すなわちクロックが与えられたか否かの情報が
スキャンレジスタに取り込まれる。
レル入力端子ＰＩとストローブ端子ＳＴＢ間にＲＳフリ
ップフロップ回路４を設け、このＲＳフリップフロップ
回路４でＰＩ端子の信号を常に観測し、クロック信号が
入力されればフリップフロップが反転し、その出力をス
トローブ信号ＳＴＢにより、スキャンレジスタに取り込
むようにしたので、第２図に示すように、ＰＩ端子のク
ロック信号が変動し′てもクロック信号がリセット信号
ＲＥＳＥＴとストローブ信号ＳＴＢの間にある限は、正
常な値、すなわちクロックが与えられたか否かの情報が
スキャンレジスタに取り込まれる。
なお上記実施例ではＲＳフリップフロップ回路４のリセ
ット信号を外部より入力するようにしたが、第３図及び
第４図に示すようにシフトクロック信号ＣＬＫＩと共用
してもく、またシフトクロック信号ＣＬＫ２と共用して
もよい、このように構成することで、外部よりリセット
信号を入力する必要がなくなりリセット信号の配線を削
減することができる。
ット信号を外部より入力するようにしたが、第３図及び
第４図に示すようにシフトクロック信号ＣＬＫＩと共用
してもく、またシフトクロック信号ＣＬＫ２と共用して
もよい、このように構成することで、外部よりリセット
信号を入力する必要がなくなりリセット信号の配線を削
減することができる。
このように本発明に係るスキャンレジスタ回路によれば
、スキャンレジスタ回路のパラレル入力端子とストロー
ブ端子間にＲＳフリップフロップ回路を設け、このＲＳ
フリップフロップ回路でＰＩ端子の信号を常に観測し、
クロック信号が入力されればフリップフロップが反転し
、その出力をストローブ信号ＳＴＢにより、スキャンレ
ジスタに取り込むようにしたので、半導体集積回路の製
造工程におけるプロセス変動によりクロック波形に時間
的なずれが生じても、そのクロック波形の存在を正確に
テストすることができるという効果がある。
、スキャンレジスタ回路のパラレル入力端子とストロー
ブ端子間にＲＳフリップフロップ回路を設け、このＲＳ
フリップフロップ回路でＰＩ端子の信号を常に観測し、
クロック信号が入力されればフリップフロップが反転し
、その出力をストローブ信号ＳＴＢにより、スキャンレ
ジスタに取り込むようにしたので、半導体集積回路の製
造工程におけるプロセス変動によりクロック波形に時間
的なずれが生じても、そのクロック波形の存在を正確に
テストすることができるという効果がある。
第１図はこの発明の一実施例を示すスキャンレジスタの
回路図、第２図はこの発明の一実施例によるスキャンレ
ジスタ回路の動作タイミング図、第３図及び第４図はこ
の発明の他の実施例によるスキャンレジスタの回路図、
第５図は従来のスキャンレジスタの回路図、第６図従来
のスキャンレジスタの動作タイミング図である。 図において、１はインバータ回路、２はＭＯＳトランジ
スタ、３はＮＯＲ回路、４はＲＳＳフリツブフロツブあ
る。 なお図中同一符号は同−又は相当部分を示す。
回路図、第２図はこの発明の一実施例によるスキャンレ
ジスタ回路の動作タイミング図、第３図及び第４図はこ
の発明の他の実施例によるスキャンレジスタの回路図、
第５図は従来のスキャンレジスタの回路図、第６図従来
のスキャンレジスタの動作タイミング図である。 図において、１はインバータ回路、２はＭＯＳトランジ
スタ、３はＮＯＲ回路、４はＲＳＳフリツブフロツブあ
る。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）少なくとも２系統のデータ入力手段を有する第１
のラッチ回路と、 １系統以上のデータ入力手段を有する第２のラッチ回路
と、 ＲＳフリップフロップ回路を備え、 該ＲＳフリップフロップ回路出力を上記第１のラッチ回
路の第１のデータ入力手段のデータ入力端子に接続し、 第１のラッチ回路出力を第２のラッチ回路の第１のデー
タ入力手段のデータ入力端子に接続してなることを特徴
とするスキャンレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178587A JPH0465685A (ja) | 1990-07-05 | 1990-07-05 | スキャンレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178587A JPH0465685A (ja) | 1990-07-05 | 1990-07-05 | スキャンレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465685A true JPH0465685A (ja) | 1992-03-02 |
Family
ID=16051081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178587A Pending JPH0465685A (ja) | 1990-07-05 | 1990-07-05 | スキャンレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465685A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07213496A (ja) * | 1994-01-26 | 1995-08-15 | Ueda Seisakusho:Kk | 血圧測定方法およびその装置 |
| US7945718B2 (en) * | 2005-08-22 | 2011-05-17 | Nxp B.V. | Microcontroller waveform generation |
-
1990
- 1990-07-05 JP JP2178587A patent/JPH0465685A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07213496A (ja) * | 1994-01-26 | 1995-08-15 | Ueda Seisakusho:Kk | 血圧測定方法およびその装置 |
| US7945718B2 (en) * | 2005-08-22 | 2011-05-17 | Nxp B.V. | Microcontroller waveform generation |
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