JPH0465724A - 割込処理装置 - Google Patents
割込処理装置Info
- Publication number
- JPH0465724A JPH0465724A JP2179159A JP17915990A JPH0465724A JP H0465724 A JPH0465724 A JP H0465724A JP 2179159 A JP2179159 A JP 2179159A JP 17915990 A JP17915990 A JP 17915990A JP H0465724 A JPH0465724 A JP H0465724A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- timer interrupt
- program
- processing
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラムの割込処理装置に関し、特にタイ
マ割込プログラムに対応したタイマ割込信号の割込周期
を、プログラムの内容に応じて選択する割込処理装置に
関する。
マ割込プログラムに対応したタイマ割込信号の割込周期
を、プログラムの内容に応じて選択する割込処理装置に
関する。
〔従来の技術］
現在、ＣＰＵにおける処理速度は高速になっているため
、周辺のＩｌｏに対する続出処理、書込処理は一般のメ
モリ等に比べて大変遅くなってしまっているものも少な
くない。
、周辺のＩｌｏに対する続出処理、書込処理は一般のメ
モリ等に比べて大変遅くなってしまっているものも少な
くない。
このように遅いものに対する読出処理、書込処理では、
各々続出処理サイクル或いは書込処理サイクルを待ち（
ＷＡＩＴ）状態に設定して情報の確定まで上記サイクル
を延ばしているが、通常のサイクルと比較して、あまり
に遅いものは、それが複数個存在する場合にあっては、
ＣＰＵに遊び時間が多くなってしまい非効率的となる。
各々続出処理サイクル或いは書込処理サイクルを待ち（
ＷＡＩＴ）状態に設定して情報の確定まで上記サイクル
を延ばしているが、通常のサイクルと比較して、あまり
に遅いものは、それが複数個存在する場合にあっては、
ＣＰＵに遊び時間が多くなってしまい非効率的となる。
例えば、タッチパネルのようなマトリクスキーにあって
は、続出処理に１００μ近（もかかる（通常の１００倍
以上）場合があり、それが複数個（数１０〜１００程度
）ある。
は、続出処理に１００μ近（もかかる（通常の１００倍
以上）場合があり、それが複数個（数１０〜１００程度
）ある。
上記の如き状況を解消するためにタイマ割込処理を使用
して、Ｉｌｏの続出処理、書込処理を実行することが考
えられる。タイマ割込処理により読み出したデータはア
クセス時間の早いＲＡＭにテーブルを設けて書き込んで
おく。通常のプログラムでは、ＲＡＭテーブルをキーボ
ードだと思って続出処理を実行し、また、タイマ割込処
理のタイマ割込周期はキーの続出サイクルよりも充分に
長くとる。
して、Ｉｌｏの続出処理、書込処理を実行することが考
えられる。タイマ割込処理により読み出したデータはア
クセス時間の早いＲＡＭにテーブルを設けて書き込んで
おく。通常のプログラムでは、ＲＡＭテーブルをキーボ
ードだと思って続出処理を実行し、また、タイマ割込処
理のタイマ割込周期はキーの続出サイクルよりも充分に
長くとる。
しかしながら、上記の如きタイマ割込処理を実行すると
、キーの反応を良くするために、さほどキー人力を必要
としないときにあっても、キーを取り込むため、その部
分において■タイマ割込の開始処理、■キー取込処理、
■タイマ割込終了処理を実行しなければならず、キーの
読み込み不要箇所の存在によってＣＰＵの負担が増加し
、全体的な処理速度が低下するという問題点がある。
、キーの反応を良くするために、さほどキー人力を必要
としないときにあっても、キーを取り込むため、その部
分において■タイマ割込の開始処理、■キー取込処理、
■タイマ割込終了処理を実行しなければならず、キーの
読み込み不要箇所の存在によってＣＰＵの負担が増加し
、全体的な処理速度が低下するという問題点がある。
本発明は上記に鑑みてなされたもので、キーの読み込み
不要箇所の存在によるＣＰＵの負担を軽減し、全体的な
処理速度を上昇させることを目的とする。
不要箇所の存在によるＣＰＵの負担を軽減し、全体的な
処理速度を上昇させることを目的とする。
本発明は上記目的を達成するために、割込時におけるプ
ログラムのアドレスが書き込まれている割込ベクタテー
ブルと、該割込ベクタテーブルのアドレスに対応する、
複数のブロックに分割されたタイマ割込プログラムを格
納する記憶手段と、該記憶手段に格納されているタイマ
割込プログラム毎に、その内容に応じた割込周期のタイ
マ割込信号を選択的に出力するタイマ割込信号出力手段
とを備えた割込処理装置を提供するものである。
ログラムのアドレスが書き込まれている割込ベクタテー
ブルと、該割込ベクタテーブルのアドレスに対応する、
複数のブロックに分割されたタイマ割込プログラムを格
納する記憶手段と、該記憶手段に格納されているタイマ
割込プログラム毎に、その内容に応じた割込周期のタイ
マ割込信号を選択的に出力するタイマ割込信号出力手段
とを備えた割込処理装置を提供するものである。
本発明による割込処理装置は、ＣＰＵの割込へフタテー
ブルに書き込まれているプログラムのアドレスに対応す
るタイマ割込プログラムをタイマ割込処理の必要性や必
要な内容によって複数のブロックに分割して、メモリに
格納する。
ブルに書き込まれているプログラムのアドレスに対応す
るタイマ割込プログラムをタイマ割込処理の必要性や必
要な内容によって複数のブロックに分割して、メモリに
格納する。
上記メモリに格納されたタイマ割込プログラムに対応し
た割込周期を選択して割込コントローラに対し、上記選
択されたタイマ割込信号を出力することによりタイマ割
込処理を実行する。
た割込周期を選択して割込コントローラに対し、上記選
択されたタイマ割込信号を出力することによりタイマ割
込処理を実行する。
以下、本発明の一実施例について図面を用いて詳細に説
明する。
明する。
第１図は本発明による割込処理装置の概略構成を示すブ
ロック図であり、割込処理のとき使用するプログラムに
対応する複数のアドレス（Ｎｏ、１〜Ｎｃｈｎ）が書き
込まれているＣＰＵ内の割込ベクタテーブル１０１と、
該割込ベクタテーブル１０１におけるアドレスに対応し
て複数の割込プログラムを、タイマ割込処理の必要性や
必要な内容に応じてブロックに分けて格納しているメモ
リ１０２と、データバス１０４を介してタイマ割込信号
出力部１０３とを備えている。
ロック図であり、割込処理のとき使用するプログラムに
対応する複数のアドレス（Ｎｏ、１〜Ｎｃｈｎ）が書き
込まれているＣＰＵ内の割込ベクタテーブル１０１と、
該割込ベクタテーブル１０１におけるアドレスに対応し
て複数の割込プログラムを、タイマ割込処理の必要性や
必要な内容に応じてブロックに分けて格納しているメモ
リ１０２と、データバス１０４を介してタイマ割込信号
出力部１０３とを備えている。
タイマ割込信号出力部１０３は、入力された内容に応じ
てセレクト信号を出力するラッチ回路１０５と、水晶振
動器（図示せず）から出力されたクロック信号を分周し
て何通りからの割込クロックを生成する分周器１０６及
びカウンタ１０７と、分周器１０６からの出力及びカウ
ンタ１０７からの複数の出力を上記ラッチ回路１０５か
らのセレクト信号により選択的にタイマ割込信号として
割込コントローラ（図示せず）に対し出力するセレクタ
１０８とから構成されている。
てセレクト信号を出力するラッチ回路１０５と、水晶振
動器（図示せず）から出力されたクロック信号を分周し
て何通りからの割込クロックを生成する分周器１０６及
びカウンタ１０７と、分周器１０６からの出力及びカウ
ンタ１０７からの複数の出力を上記ラッチ回路１０５か
らのセレクト信号により選択的にタイマ割込信号として
割込コントローラ（図示せず）に対し出力するセレクタ
１０８とから構成されている。
第２図Ａに示すように第１図に示したメモリ１０２内の
プログラムはタイマ割込処理の必要性や必要な内容に応
じて幾つかのブロックに分けておき、第２図Ｂに示すフ
ローチャートを実行する。
プログラムはタイマ割込処理の必要性や必要な内容に応
じて幾つかのブロックに分けておき、第２図Ｂに示すフ
ローチャートを実行する。
メインルーチンにおけるブロックＡにおいて、該ブロッ
クＡの先頭で必要に応じて割込へフタテーブル（ステッ
プ２０１）と割込信号（２０２）の２つを選択し設定す
る。その後、通常のルーチンを実行した（ステップ２０
３）後、例えば全体を通して最も多く使用する組み合わ
せをデホオルト（ｄｅｆａｕｌｔ）として設定しておき
、上記割込ベクタテーブル１０１をデホオルトに戻しく
ステップ２０４）、また、上記割込信号をデホオルトに
戻して（ステップ２０５）一連の動作を終了する。
クＡの先頭で必要に応じて割込へフタテーブル（ステッ
プ２０１）と割込信号（２０２）の２つを選択し設定す
る。その後、通常のルーチンを実行した（ステップ２０
３）後、例えば全体を通して最も多く使用する組み合わ
せをデホオルト（ｄｅｆａｕｌｔ）として設定しておき
、上記割込ベクタテーブル１０１をデホオルトに戻しく
ステップ２０４）、また、上記割込信号をデホオルトに
戻して（ステップ２０５）一連の動作を終了する。
第３図は、メモリ１０２ （ＲＡＭ）の構成を示す説明
図であり、第３図Ａの如（メモリ１０２は割込ベクタテ
ーブル群とタイマ割込プログラムとから成り、更に詳細
に図示すると、第３図Ｂに示す如く上記割込ベクタテー
ブル群は割込ベクタテ−プルｌ、割込ベクタテーブル２
・・・割込ベクタテーブルｎから成り、タイマ割込プロ
グラムは上記割込ベクタテーブル１に呼び出される割込
プログラム、上記割込ベクタテーブル２に呼び出される
割込プログラム・・・上記割込ベクタテーブルｎに呼び
出される割込プログラムから成る。
図であり、第３図Ａの如（メモリ１０２は割込ベクタテ
ーブル群とタイマ割込プログラムとから成り、更に詳細
に図示すると、第３図Ｂに示す如く上記割込ベクタテー
ブル群は割込ベクタテ−プルｌ、割込ベクタテーブル２
・・・割込ベクタテーブルｎから成り、タイマ割込プロ
グラムは上記割込ベクタテーブル１に呼び出される割込
プログラム、上記割込ベクタテーブル２に呼び出される
割込プログラム・・・上記割込ベクタテーブルｎに呼び
出される割込プログラムから成る。
以上の構成においてその動作を説明する。
タイマ割込信号出力部１０３において、水晶振動器から
のクロック信号を分周器１０６により分周し、更にカウ
ンタ１０７によりセレクタ１０８において１／Ｌ １／
２．１／４．１／８．１／１６のタイマ割込頻度を持つ
各タイマ割込信号を選択できる状態にしておく。
のクロック信号を分周器１０６により分周し、更にカウ
ンタ１０７によりセレクタ１０８において１／Ｌ １／
２．１／４．１／８．１／１６のタイマ割込頻度を持つ
各タイマ割込信号を選択できる状態にしておく。
この状態において、あるアドレスを持つラッチ回路１０
５に対してどの周期を持つ割込クロックをセレクタ１０
８において選択するかを書込む。
５に対してどの周期を持つ割込クロックをセレクタ１０
８において選択するかを書込む。
その結果上記ラッチ回路１０５の出力（セレクト信号）
はセレクタ１０８に入力され、上記ラッチ回路１０５に
書き込まれたタイマ割込信号がセレクタ１０８から割込
コントローラへ出力される。
はセレクタ１０８に入力され、上記ラッチ回路１０５に
書き込まれたタイマ割込信号がセレクタ１０８から割込
コントローラへ出力される。
また、−第２図に示したブロックの内容（例えば、キー
人力待ち、データ処理中、画面表示中）に基づいてのみ
ランク分けすることも可能であるが、更に、同じ内容で
あっても、タイマ割込以外の割込量もランク分けのため
の要素として考慮に入れることにより、より効果的な割
込処理を実行することができる。
人力待ち、データ処理中、画面表示中）に基づいてのみ
ランク分けすることも可能であるが、更に、同じ内容で
あっても、タイマ割込以外の割込量もランク分けのため
の要素として考慮に入れることにより、より効果的な割
込処理を実行することができる。
この２つの要素により、例えば、以下の表１に示すよう
なランク分けが可能となる。
なランク分けが可能となる。
表１
表１に示すようにランク分けが決定した後、そのランク
に応じてタイマ割込の割込クロックを以下のように選択
する。
に応じてタイマ割込の割込クロックを以下のように選択
する。
ランク１：通常通り（１／１）、タイマ割込を許可する
。
。
ランク２：タイマ割込処理の頻度を１／２に設定する。
ランク３：タイマ割込処理の頻度を１／４に設定する。
ランク４：キーの取込みを停止して、タイマ割込処理の
頻度を１／４に設定する。
頻度を１／４に設定する。
上記の如く構成することにより、第４図Ａに示すように
時間的な大きさを見ると、従来のタイマ割込ルーチンと
比較して本発明では、必要な処理の他、不必要な処理及
び判断に要する時間を省略でき、迅速なプログラム処理
が実現できる。
時間的な大きさを見ると、従来のタイマ割込ルーチンと
比較して本発明では、必要な処理の他、不必要な処理及
び判断に要する時間を省略でき、迅速なプログラム処理
が実現できる。
また、第４図Ｂに示すように時間的な流れを見ると、上
記のランク１（通常通り（１／１）、タイマ割込を許可
する）と、ランク２（タイマ割込処理の頻度を１／２に
設定する）を比較すると、メインルーチンの処理におい
て、ランク２（２倍周期）の方がランク１よりも時間ｔ
だけ多く処理に時間を割くことができる。
記のランク１（通常通り（１／１）、タイマ割込を許可
する）と、ランク２（タイマ割込処理の頻度を１／２に
設定する）を比較すると、メインルーチンの処理におい
て、ランク２（２倍周期）の方がランク１よりも時間ｔ
だけ多く処理に時間を割くことができる。
尚、上記実施例におけるタイマ割込信号出力部は、分周
器、ラッチ回路、カウンタ、セレクタから構成されてい
るが、これに限定されずプログラマブルインターバルタ
イマ等のＬＳＩを使用することもできる。
器、ラッチ回路、カウンタ、セレクタから構成されてい
るが、これに限定されずプログラマブルインターバルタ
イマ等のＬＳＩを使用することもできる。
以上説明したように本発明の割込処理装置によれば、割
込時におけるプログラムのアドレスが書き込まれている
割込へフタテーブルと、該割込ベクタテーブルのアドレ
スに対応する、複数のブロックに分割されたタイマ割込
プログラムを格納する記憶手段と、該記憶手段に格納さ
れているタイマ割込プログラム毎に、その内容に応じた
割込周期のタイマ割込信号を選択的に出力するタイマ割
込信号出力手段とを備えたため、キーの読み込み不要箇
所の存在によるＣＰＵの負担を軽減し、全体的な処理速
度を上昇させることができる。
込時におけるプログラムのアドレスが書き込まれている
割込へフタテーブルと、該割込ベクタテーブルのアドレ
スに対応する、複数のブロックに分割されたタイマ割込
プログラムを格納する記憶手段と、該記憶手段に格納さ
れているタイマ割込プログラム毎に、その内容に応じた
割込周期のタイマ割込信号を選択的に出力するタイマ割
込信号出力手段とを備えたため、キーの読み込み不要箇
所の存在によるＣＰＵの負担を軽減し、全体的な処理速
度を上昇させることができる。
第１図は本発明による割込処理装置の構成を示す説明図
、第２図Ａはプログラムをタイマ割込の必要性や必要な
内容に応じて複数のブロックに分割した状態を示す説明
図、第２図Ｂはプログラムを複数のブロックに分割した
場合において、その中の１ブロツクの動作を示すフロー
チャート、第３図Ａ、Ｂは第１図に示したメモリの構成
を示す説明図、第４図Ａは従来のタイマ割込ルーチンと
比較した本発明の時間的大きさの効果を示す説明図、第
４図Ｂは通常周期と２倍周期における時間的な流れに関
する効果を示す説明図である。 符号の説明 １０１−割込ベクタテーブル １０２・−メモリ １０３−タイマ割込信号出力部 １０４−データバス １０５−・−ラッチ回路１０６−
−分周器 １０’ｌ−カウンタ１ｏｓ−−−セレクタ
、第２図Ａはプログラムをタイマ割込の必要性や必要な
内容に応じて複数のブロックに分割した状態を示す説明
図、第２図Ｂはプログラムを複数のブロックに分割した
場合において、その中の１ブロツクの動作を示すフロー
チャート、第３図Ａ、Ｂは第１図に示したメモリの構成
を示す説明図、第４図Ａは従来のタイマ割込ルーチンと
比較した本発明の時間的大きさの効果を示す説明図、第
４図Ｂは通常周期と２倍周期における時間的な流れに関
する効果を示す説明図である。 符号の説明 １０１−割込ベクタテーブル １０２・−メモリ １０３−タイマ割込信号出力部 １０４−データバス １０５−・−ラッチ回路１０６−
−分周器 １０’ｌ−カウンタ１ｏｓ−−−セレクタ
Claims (1)
- 【特許請求の範囲】 割込時におけるプログラムのアドレスが書き込まれてい
る割込ベクタテーブルと、 前記割込ベクタテーブルのアドレスに対応する、複数の
ブロックに分割されたタイマ割込プログラムを格納する
記憶手段と、 前記記憶手段に格納されているタイマ割込プログラム毎
に、その内容に応じた割込周期のタイマ割込信号を選択
的に出力するタイマ割込信号出力手段とを備えたことを
特徴とする割込処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179159A JPH0465724A (ja) | 1990-07-05 | 1990-07-05 | 割込処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179159A JPH0465724A (ja) | 1990-07-05 | 1990-07-05 | 割込処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465724A true JPH0465724A (ja) | 1992-03-02 |
Family
ID=16060978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179159A Pending JPH0465724A (ja) | 1990-07-05 | 1990-07-05 | 割込処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014059747A (ja) * | 2012-09-18 | 2014-04-03 | Yokogawa Electric Corp | フォールトトレラントシステム |
-
1990
- 1990-07-05 JP JP2179159A patent/JPH0465724A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014059747A (ja) * | 2012-09-18 | 2014-04-03 | Yokogawa Electric Corp | フォールトトレラントシステム |
| US9454442B2 (en) | 2012-09-18 | 2016-09-27 | Yokogawa Electric Corporation | Fault tolerant system and method for performing fault tolerant |
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