JPH046827A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、Ｐ型不純物層とＮ型不純物層の両方を埋込
層として持つ半導体装置の製造方法に関するものである
。

（従来の技術） 近年、アナログ・デジタル混載や０ＭＯ５の高速化を計
る目的でＢｉＣＭＯ３混載技術を使用する場合が多くな
り、複合技術分野の主流となってきた。

Ｂｉ　ＣＭＯ３ＬＳＩはバイポーラとＣＭＯ３の特徴を
兼ね備えているために、高速、高集積、高耐圧、高負荷
駆動能力、低消費電力などのすぐれた性能を実現できる
ものの、構造的にはバイポーラ素子を搭載するために、
エピタキシャル層や分離拡散が必要である。

また、バイポーラおよび０ＭＯ３素子の性能を損なわず
に同時形成させるために工程が複雑、マスク数が増える
など経済性の面で不利である。

ここで、従来のＢｉ　ＣＭＯ３型半導体集積回路の製造
方法を第２図を用いて説明する。この第２図において、
Ｐ型の半導体基板１にＮ゛埋込層２が形成されており、
このＮ゛埋込層２はＮＰＮバイポーラトランジスタ１０
０のコレクタシリーズ抵抗を下げるために通常Ａｓやｓ
ｂを用いて２０〜１００Ω１０に拡散される。ＮＰＮバ
イポーラトランジスタ１００の部分の製造方法は特開昭
６３−１０２２５９号公報に記載されている。

Ｎ゛埋込層２は、またＣＭＯ５が寄生バイポーラ動作を
起こさないようにＰＭＯ５３００形成領域にも同時に拡
散しておく。

４はＰ・埋込層であり、ＮＰＮバイポーラトランジスタ
１００の素子分離領域にあらかじめイオンインプランテ
ーション法などで形成しておき、次工程のエピタキシャ
ル層程や分離拡散時に半導体基板１からの上方拡散を利
用して分離拡散時間を短縮するために用いるものであり
、通常Ｂ（ポロン）を用いて５０〜３００Ω／口に設定
される。

また、ＮＭＯ３２００が寄生バイポーラ動作を起こさな
いようにＮＭＯ３２００形成領域にも同時に形成してお
く。

Ｎ−エピタキシャル層５は、ＮＰＮバイポーラトランジ
スタ１００の素子特性とＰＭＯ３のゲートスレノンユホ
ールド電圧を制御できるように濃度および厚さが決めら
れる。

Ｐ−拡散領域６はＮＰＮバイポーラトランジスタ１００
の素子分離とＮＭＯ３２００のスレノンユホールド電圧
を制御するためにＮ−エピタキシャル層５の表面より拡
散される。

７はＰ拡散層で、ＮＰＮバイポーラトランジスタ１００
のアクティフベース、８はＰ゛拡散層であり、ＰＭＯ３
のソース、ドレインおよびＮＰＮバイポーラトランジス
タ１００のインアクティブベース層を形成する。インア
クティブベース層はベース層にオーミックコンタクトを
とるために必要である。

９はＮ９拡散層で、ＮＭＯ３２００のソース、ドレイン
およびＮＰＮバイポーラトランジスタ１００のエミッタ
およびコレクタ層のコンタクト取出しを形成する。

上記Ｐ拡散層７、Ｐ゛拡散層８、Ｎ゛拡散層９はそれぞ
れＰ、Ｐ”、Ｉｔ″顛域を形成するように酸化Ｗｉ１１
をマスクとして選択拡散される。１０はＰＭＯ５ＮＭＯ
５のゲートである。

このようにして、ＢｉＣＭＯ３型半導体集積回路が構成
されるわけであるが、Ｎ−エピタキシャル層５の形成以
降の工程は通常のＣＭＯ３製造工程にアクティブベース
層形成工程が加わるだけであり、大部分が同時に形成さ
れるようになっている。

したがって、ＢｉＣＭＯ３型集積回路の製造工程の経済
性を追求するには、エピタキシャル層形成以前の工程の
簡略化が不可決である。

また、より改良された工程として、日経マイクロデバイ
ス１９８６年１１月号７５ページに記載されているよう
に、まずＰ゛埋込層４を形成する部分をｓ；ｓＮａ膜で
覆っておき、次いでこの５ｉＪａＷＡをマスクにしてＮ
０埋込層用のｓｂをイオンインプランチーシランで打ち
込む。

次に、酸化性雰囲気でドライブインを行なうとともに、
ｓｂを打ち込んだ領域に厚い酸化膜を形成した後、Ｓｉ
３Ｎｓ膜を剥離後、Ｐ゛埋込層用のＢ゛を打ち込み、ド
ライブインする方法があった。

（発明が解決しようとする課題） しかしながら、前記日経マイクロデバイス１９８６／１
１月号７５ページ記載の方法は、１枚のマスクでＮ″層
とＰ″層を形成しているわけであるが、それ故にＮ゛埋
込層とＰ゛埋込層が高濃度なＨ域でぶつかり、−船釣な
濃度（Ｎ”　−１０”１ｏｎｓ　／　ａｌ！、ｐ”・・
・１０　’　”　１ｏｎｓ　／　ｃｄ　）であれば、せ
いぜい耐圧はＩＯＶ程度であり、それ以上高耐圧な素子
を形成することはできない。

また、Ｐ゛埋込層、Ｎ°埋込層をそれぞれ１枚ずつのマ
スクを用いて形成した場合には、２層とＮ層を離すこと
が可能であるため、高耐圧化できるが、マスクが２枚必
要である上に、２枚のマスクの合せずれを考慮しなけれ
ばならないため、縮小化のさまたげになるという問題点
があった。

この発明は前記従来技術が持っている問題点のうち、Ｐ
型埋込層とＮ型埋込層がぶつかり合うことによる耐圧が
低下する点と、Ｐ゛埋込層とＮ゛埋込層をそれぞれ１枚
ずつのマスクを用いて形成した場合にマスクが２枚必要
で、かつマスクの合せずれによる縮小化を妨げる点につ
いて解決した半導体装置の製造方法を提供するものであ
る。

（課題を解決するための手段） この発明は、半導体装置の製造方法において、半導体基
板上にＳｉＯ□膜と、５ｉＪａ　１１を形成し、Ｓｉｓ
ＮｎＭの開口部を形成して５ｉｓＮｎ膜をマスクとして
第１の不純物を導入後、上記ＳｉＪ、膜をマスクとして
５ｉＯｚｌｌを除去する工程と、Ｓｉ基基土上開口部と
５ｉｓＮｎ　ｂｌ上に横方向にシリコン単結晶または多
結晶シリコンを成長させた後、５ｉＪａ膜を除去し、全
面に第２の不純物を導入する工程とを導入したものであ
る。

（作　用） この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、５ｉｓＮ４膜に開口部
を形成して半導体基板と同一導電型の不純物イオンを打
ち込み、第１の拡散層を形成し、開口部のＳｉＪ膜を除
去した後、単結晶シリコンまたは多結晶シリコンを開口
部と５ｉＪ４膜上に横方向に成長させ、５ｉＪａ　１１
！を除去して単結晶シリコンまたは多結晶シリコンをマ
スクに半導体ｉＦｉとは反対の導電型のイオンを打ち込
んで、第２の拡散層を第１の拡散層と所定の距離をもっ
て形成でき・したがって、前記問題点が除去できる。

（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（４）ないし第１図Ｔ
ｆｌはその一実施例の工程断面図である。

まず、第１図ｔａｌに示すように、Ｐ型シリコン基板１
０１の表面に公知の熱酸化技術を用いて２００〜３００
人のＳｉＪ膜１０２を形成し、さらに公知のＣＶＤ技術
を用いて１０００人程度Ｏ５ｉＪ４１１１０３を形成す
る。

次に、第１図（ｂｌに示すように、熱リン酸系溶液やＣ
Ｆ４＋０□のプラズマを用いるなどの公知のホトリソ・
エツチング技術を用いて、Ｓｉ３Ｎ４膜１０３に窓明け
を行なって開口部１０３Ａを形成する。

さらに、この窓明けされたＳｔ、Ｎ４膜１０３をマスク
として開口部１０３ＡにＰ型の不純物を公知のイオン導
入法を用いて導入する。

但し、この際、イオンのエネルギは２００〜３００人の
ＳｉＪ膜１０２を通過させる必要があるため、４０〜５
０ＫｅＶ　　ドーズ量は５　Ｘ　１０”１ｏｎｓ　／−
程度で行なう、これにより、Ｐ型不純物拡散層１０４を
得る。

次に、ＩＰ緩衝溶液などを用いた公知のウェットエツチ
ング技術を用いて第１図（ｃ１に示すように、開口部１
０３ＡのＳｔｏｗ膜１０２を除去する。

次に、第１図（ｄｌに示すように、公知のＣＶＤ技術を
用いて、シリコンをＰ型不純物拡散層１０４上の開口部
１０３Ａのみに選択的に成長させる。

このシリコンは単結晶シリコンであっても、多結晶シリ
コンであってもかまわない。

たとえば、単結晶シリコンであれば、“ＧｒｏｗｔｈＰ
ｒｏｃｅｓｓ　ｏｆ　５ｉｌｉｃｏｎ　０ｖｅｒ　５ｉ
Ｏ１ｂｙ　ＣＶＤ　：　Ｅｐｉｔａｘｉａｌ　Ｌａｔｅ
ｒａｌ　Ｏｖｅｒｇｒｏｗｔｈ　Ｔｅｃｈｎｉｑｕｅ　
：　Ｊ、Ｅｌｅｃｔｒ。

ｃｈｅｗ、　Ｓｏｃ、　：　５ｏｌｉｄ−３ｔａｔｅ　
５ｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎ。

１ｏ１ｙ　：　Ｊｕｌｙ　１９８３”のＰ　１５７６に
示されるように、１０５０℃、　５ｉＨｚＣ１ｔ＝０．
７５１　／ｓｉｎ、　ＨＣＩ　＝　２１　／＠ｉｎ、Ｈ
ｚ　＝　１８０１　／　ｗｉｎで成長させることにより
、選択的かつ、開口部のさらに横方向への成長が得られ
る。

ここで、例えば、３μのシリコンを成長させれば、横方
向には、３〜５−程度の成長が得られる。この横方向の
成長寸法はＰ型不純物拡散層１０４と距離をもって、後
述するＮ型拡散層を形成するためである。

次に、第１図（ｅｌに示すように、熱リン酸系の水溶液
などを用いた公知のエツチング技術を用いて、５ｉｘＮ
ａ　ｔｌｌ　１０３を全面除去し、公知のイオン導入技
術を用いて、４０ＫｅＶ　　ドーズ量２　Ｘｌ０ＩＳｉ
ｏｎｓ／−程度のエネルギでＮ型不純物を導入し、上述
したＮ型拡散層１０６を形成する。

この時、シリコン１０５の横方向への成長部分は、Ｎ型
不純物が導入されないため、Ｐ型不純物拡散層１０４と
Ｎ型拡散層１０６の間には、３〜５ハの距離ができる。

その後、シリコン１０５については、エツチングして除
去するが、その除去方法については、たとえば次のよう
な方法が考えられる。シリコンとごく近いエツチングレ
ートをもつレジストを全面にコーティングし、公知のＲ
ＩＥ技術を用いて、シリコンとレジストをエツチングし
、適当装置エツチングしたら（シリコンの残量が２００
０〜３０００人）レジストを除去し、熱酸化を行ない、
シリコンをすべて５ｔｏｚｌｌにした後、ＯＦ緩衝溶液
などを用いてＳｉＯ□膜を全面除去する。

その後、１１００℃〜１２００℃の熱処理を行ない、第
１図（ｆｌに示すように、Ｐ型不純物拡散層１０４とＮ
型拡散層１０６を所望の拡散層深さとするとともに、所
定の比抵抗を得る。

（発明の効果） 以上詳細に説明したように、この発明によれば、半導体
基板上にＳｉＯ□膜を介して形成した５ｉｓＮｎ　ＩＩ
に窓明けを行なって、５ｉＪａ　ＩＩをマスクにして半
導体基板にそれと同一導電型の不純物拡散層を形成した
後、Ｓｉｎ、膜を除去して単結晶シリコンまたは多結晶
シリコン開口部に成長させ、Ｓｉ３Ｎ４膜を除去して半
導体基板にそれとは反対の導電型の拡散層を形成するよ
うにしたので、１枚のマスクだけを用いてＰ型不純物理
込層と、Ｎ型不純物理込層が自己整合的に形成されるこ
とになり、マスク合せの工程が減少し、工程の簡略化が
はかれる。

また、Ｎ型不純物拡散層と、Ｐ型不純物拡散層の間に、
シリコン単結晶または多結晶シリコンの横方向成長によ
るスペーサが入るため、そのスペーサの分だけ二つの拡
散層の間に距離ができる。

この距離が大きいほど耐圧が得られることは、公知の事
実であり、従来例で示した約１０Ｖに対して拡散層間の
距離が３ｎ程度あった場合、約４０〜５０Ｖの耐圧が期
待できる。

【図面の簡単な説明】

第１図（ａｌないし第１図ｆｆｌはこの発明の半導体装
置の製造方法の一実施例の工程断面図、第２図は従来の
半導体装置の製造方法の工程断面図である。 １０１・・・Ｐ型シリコン基板、１０２・・・Ｓｉｎ、
膜、１０３・・・５ｉＪｎ　ＩＩ、１０３Ａ・・・開口
部、１０４・・・Ｐ型不純物拡散層、１０５・・・シリ
コン、１０６・・・Ｎ型拡散層。 代理人　弁理士　　菊　　池　　　　弘、・一本発明ｆ
）二程鱈面図 第１図 ＋０６：＃型拡散層 第４社ｅ目の工程連立面１２ 第　ｌ　図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１の導電型を持つ半導体基板上にＳｉＯ＿２膜
   とＳｉ＿３Ｎ＿４膜を順次形成するとともにこのＳｉ＿
   ３Ｎ＿４膜の所定個所に開口部を形成する工程と、 （ｂ）上記Ｓｉ＿３Ｎ＿４膜をマスクとして第１の導電
   型を持つ不純物をイオン導入して第１の導電型の拡散層
   を上記半導体基板に形成する工程と、 （ｃ）上記第１の導電型の拡散層上の上記ＳｉＯ＿２膜
   を除去した後に選択的にシリコンを成長させかつ上記Ｓ
   ｉ＿３Ｎ＿４膜上の横方向へ成長させ上記Ｓｉ＿３Ｎ＿
   ４膜を除去する工程と、 （ｄ）上記シリコンをマスクとして第２の導電型を持つ
   不純物をイオン導入して第２の導電型の拡散層を形成す
   る工程と、 よりなる半導体装置の製造方法。