JPH0468706A - 広帯域ｆｅｔ増幅装置 - Google Patents
広帯域ｆｅｔ増幅装置Info
- Publication number
- JPH0468706A JPH0468706A JP17827290A JP17827290A JPH0468706A JP H0468706 A JPH0468706 A JP H0468706A JP 17827290 A JP17827290 A JP 17827290A JP 17827290 A JP17827290 A JP 17827290A JP H0468706 A JPH0468706 A JP H0468706A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- resistor
- circuit
- distributed constant
- constant line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は広帯域ＦＥＴ （電界効果トランジスタ）増
幅装置に係り、特にマイクロ波帯で用いるに当たり１オ
クタ一ブ以上にわたって高利得を得るに好適な広帯域Ｆ
ＥＴ増幅装置に関する。
幅装置に係り、特にマイクロ波帯で用いるに当たり１オ
クタ一ブ以上にわたって高利得を得るに好適な広帯域Ｆ
ＥＴ増幅装置に関する。
［従来の技術］
第４図は、例えばｒＧａＡｓ ＦＥＴ Ｕｌ−ｔｒ
ａｂｒｏａｄ−Ｂａｎｄ Ａｍｐｌｉｆｉ −ｅｒｓ
ｆｏｒ Ｇｂｉｔｓ／ｓ ＤａｔａＲａｔｅ
ＳｙｓｔｅｍｓＪ （Ｋ、ＨＯＮＪＯ他著、ＩＥＥ
Ｅ、１９８１．Ｊｕｌｙ Ｔｒａ−ｎｓ、ｏｎ
ＭＴＴ）に示された広帯域ＦＥＴ増幅装置の１段分を抜
き出して示す回路構成図である。図において、（１）は
ソース接地されたＦＥＴで、ゲート端子Ｇ１ソース端子
Ｓ１ ドレイン端子りを有する。（２）は分布定数線路
であり、抵抗（３）に直列に接続され、ＦＥＴ （１）
のゲート端子Ｇと接地間に接続される。一方、（４）は
分布定数線路であり、抵抗（５）に直列に接続され、Ｆ
ＥＴ （１）のドレイン端子りと接地間に接続される。
ａｂｒｏａｄ−Ｂａｎｄ Ａｍｐｌｉｆｉ −ｅｒｓ
ｆｏｒ Ｇｂｉｔｓ／ｓ ＤａｔａＲａｔｅ
ＳｙｓｔｅｍｓＪ （Ｋ、ＨＯＮＪＯ他著、ＩＥＥ
Ｅ、１９８１．Ｊｕｌｙ Ｔｒａ−ｎｓ、ｏｎ
ＭＴＴ）に示された広帯域ＦＥＴ増幅装置の１段分を抜
き出して示す回路構成図である。図において、（１）は
ソース接地されたＦＥＴで、ゲート端子Ｇ１ソース端子
Ｓ１ ドレイン端子りを有する。（２）は分布定数線路
であり、抵抗（３）に直列に接続され、ＦＥＴ （１）
のゲート端子Ｇと接地間に接続される。一方、（４）は
分布定数線路であり、抵抗（５）に直列に接続され、Ｆ
ＥＴ （１）のドレイン端子りと接地間に接続される。
（６）は整合回路で、一端はＦＥＴ（１）のゲート端子
Ｇに接続され他端は入力端子（８）に接続されている。
Ｇに接続され他端は入力端子（８）に接続されている。
（７）は整合回路で、一端はＦＥＴ （１）のドレイン
端子り接続され他端は出力端子（９）に接続されている
。
端子り接続され他端は出力端子（９）に接続されている
。
以上のような構成において、次にその動作を説明する。
第４図の構成において、高周波数域においては分布定数
線路（２）、（４）に比べて抵抗（３）。
線路（２）、（４）に比べて抵抗（３）。
（５）の影響がそれぞれ小さくなるように各素子の値が
選択されている。従って、入力側も出力側も共に高周波
数域においては分布定数線路（２）と整合回路（６）及
び分布定数線路（４）と整合回路（７）とでそれぞれイ
ンピーダンス整合を行なっている。一方、低周波数域に
おいては、逆に分布定数線路（２）、（４）に比べて抵
抗（３）。
選択されている。従って、入力側も出力側も共に高周波
数域においては分布定数線路（２）と整合回路（６）及
び分布定数線路（４）と整合回路（７）とでそれぞれイ
ンピーダンス整合を行なっている。一方、低周波数域に
おいては、逆に分布定数線路（２）、（４）に比べて抵
抗（３）。
（５）の影響を大きくすることによって不必要な利得の
増加を抑制することができる。その結果、入力端子（８
）からの入力信号に対する出力端子（９）からの出力信
号の利得としては低周波数域から高周波数域まで広帯域
に平坦な特性を得ることができる。
増加を抑制することができる。その結果、入力端子（８
）からの入力信号に対する出力端子（９）からの出力信
号の利得としては低周波数域から高周波数域まで広帯域
に平坦な特性を得ることができる。
［発明が解決しようとする課題］
従来の広帯域ＦＥＴ増幅装置は以上のように構成されて
いるので、広帯域にわたって平坦な周波数特性を得るた
めに、低周波数域での利得を抑制しており、そのために
ＦＥＴ （１）のゲート端子Ｇと接地間に分布定数線路
（２）と抵抗（３）を接続している。ところが、高周波
数域でこの抵抗（３）の影響を全く無視することはでき
ず、高周波数域での利得の減少が避けられなかった。こ
のため、利得の周波数特性を平坦にしようとすると利得
が抑制され、逆に利得を上げようとすると周波数特性の
平坦性を犠牲にする必要がでてくるという問題があり、
広帯域わたって平坦で高い利得を得ることが大きな課題
となっていた。
いるので、広帯域にわたって平坦な周波数特性を得るた
めに、低周波数域での利得を抑制しており、そのために
ＦＥＴ （１）のゲート端子Ｇと接地間に分布定数線路
（２）と抵抗（３）を接続している。ところが、高周波
数域でこの抵抗（３）の影響を全く無視することはでき
ず、高周波数域での利得の減少が避けられなかった。こ
のため、利得の周波数特性を平坦にしようとすると利得
が抑制され、逆に利得を上げようとすると周波数特性の
平坦性を犠牲にする必要がでてくるという問題があり、
広帯域わたって平坦で高い利得を得ることが大きな課題
となっていた。
この発明は、上記のような課題を解決するためになされ
たもので、１オクタ一ブ以上の広帯域にわたって高利得
を得ることを可能とした広帯域ＦＥＴ増幅装置を得るこ
とを目的とする。
たもので、１オクタ一ブ以上の広帯域にわたって高利得
を得ることを可能とした広帯域ＦＥＴ増幅装置を得るこ
とを目的とする。
［課題を解決するための手段］
上記目的を達成するために、この発明は、ソース端子を
接地されるＦＥＴと、前記ＦＥＴのゲート端子にインピ
ーダンス整合用の入力整合手段を接続して構成される入
力側回路手段と、前記ＦＥＴのドレイン端子にインピー
ダンス整合用の出力整合手段を接続して構成される出力
側回路手段と、前記入力側回路手段及び出力側回路手段
の少なくとも一方と接地間に接続されるインダクタと抵
抗の直列回路手段と、前記直列回路手段の抵抗に並列に
接続され所望の電気長を有する分布定数線路手段を備え
る広帯域ＦＥＴ増幅装置を提供するものである。
接地されるＦＥＴと、前記ＦＥＴのゲート端子にインピ
ーダンス整合用の入力整合手段を接続して構成される入
力側回路手段と、前記ＦＥＴのドレイン端子にインピー
ダンス整合用の出力整合手段を接続して構成される出力
側回路手段と、前記入力側回路手段及び出力側回路手段
の少なくとも一方と接地間に接続されるインダクタと抵
抗の直列回路手段と、前記直列回路手段の抵抗に並列に
接続され所望の電気長を有する分布定数線路手段を備え
る広帯域ＦＥＴ増幅装置を提供するものである。
［作用］
上記手段において、この発明の広帯域ＦＥＴ増幅装置は
、直列回路手段の抵抗に並列接続される分布定数線路手
段の電気長を、１オクタ一ブ程度の帯域幅を有する所望
の帯域の帯域側周波数に対して１７４波長とすることに
より、この帯域で分布定数線路手段のインピーダンスを
開放とし、これより２倍の周波数で分布定数線路手段の
インピーダンスを短絡にし、これにより入力側回路手段
からＦＥＴ、出力側回路手段を経て得られる利得を高め
ると共に１オクタ一ブ程度の帯域内での利得特性を平坦
にしている。
、直列回路手段の抵抗に並列接続される分布定数線路手
段の電気長を、１オクタ一ブ程度の帯域幅を有する所望
の帯域の帯域側周波数に対して１７４波長とすることに
より、この帯域で分布定数線路手段のインピーダンスを
開放とし、これより２倍の周波数で分布定数線路手段の
インピーダンスを短絡にし、これにより入力側回路手段
からＦＥＴ、出力側回路手段を経て得られる利得を高め
ると共に１オクタ一ブ程度の帯域内での利得特性を平坦
にしている。
［実施例］
以下、図面を参照しながらこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る広帯域ＦＥＴ増幅装
置の回路構成図である。図において、（１０）はＦＥＴ
（１）のゲート端子Ｇに接続されるインダクタ、（１
１）はその一端をインダクタ（１０）に接続され他端を
接地される抵抗、（１２）は抵抗（１１）に並列に接続
される所望の電気長を有す°る分布定数線路である。一
方、入力端子（８）は整合回路（６）を介してＦＥＴ（
１）のゲート端子Ｇに接続され、ＦＥＴ （１）のドレ
イン端子りは整合回路（７）を介して出力端子（９）に
接続される。
置の回路構成図である。図において、（１０）はＦＥＴ
（１）のゲート端子Ｇに接続されるインダクタ、（１
１）はその一端をインダクタ（１０）に接続され他端を
接地される抵抗、（１２）は抵抗（１１）に並列に接続
される所望の電気長を有す°る分布定数線路である。一
方、入力端子（８）は整合回路（６）を介してＦＥＴ（
１）のゲート端子Ｇに接続され、ＦＥＴ （１）のドレ
イン端子りは整合回路（７）を介して出力端子（９）に
接続される。
以上のような構成において、−次にその動作を説明する
。
。
抵抗（１１）に並列に接続される分布定数線路（１２）
の電気長を１オクタ一ブ程度の帯域幅を有する所望の帯
域の低域側周波数ｆｏに対して、１／４波長に選んでお
く。その結果、低域側周波数ｆＯに対して分布定数線路
（１２）のインピーダンスは開放となり、分布定数線路
（１２）の影響がなくなり、相対的に抵抗（１１）の効
果が大きくなる。一方、低域側周波数ｆＯの２倍の周波
数２ｆＯに対しては分布定数線路（１２）のインピーダ
ンスは短絡となり、相対的に抵抗（１１）の影響が無視
できるようになる。従って、低域側周波数ｆＯの２倍の
周波数２ｆＯにおいてインダクタ（１０）のインダクタ
ンスと整合回路（６）とでインピーダンス整合を行なえ
るように各素子の値を選ぶことによって、この増幅装置
は周波数２ｆＯでは抵抗（１１）の影響をほとんど受け
ることなく高利得を得ることができる。また、抵抗（１
１）の値を調整することによって周波数ｆＯの近傍から
その２倍の周波数２ｆＯまでの所望の帯域で平坦な利得
特性と高利得を得ることができる。
の電気長を１オクタ一ブ程度の帯域幅を有する所望の帯
域の低域側周波数ｆｏに対して、１／４波長に選んでお
く。その結果、低域側周波数ｆＯに対して分布定数線路
（１２）のインピーダンスは開放となり、分布定数線路
（１２）の影響がなくなり、相対的に抵抗（１１）の効
果が大きくなる。一方、低域側周波数ｆＯの２倍の周波
数２ｆＯに対しては分布定数線路（１２）のインピーダ
ンスは短絡となり、相対的に抵抗（１１）の影響が無視
できるようになる。従って、低域側周波数ｆＯの２倍の
周波数２ｆＯにおいてインダクタ（１０）のインダクタ
ンスと整合回路（６）とでインピーダンス整合を行なえ
るように各素子の値を選ぶことによって、この増幅装置
は周波数２ｆＯでは抵抗（１１）の影響をほとんど受け
ることなく高利得を得ることができる。また、抵抗（１
１）の値を調整することによって周波数ｆＯの近傍から
その２倍の周波数２ｆＯまでの所望の帯域で平坦な利得
特性と高利得を得ることができる。
第２図はこの発明の他の実施例に係る広帯域ＦＥＴ増幅
装置の回ｉ構成図である。同図の構成の第１図の構成と
異なる点は、抵抗（１１）と分布定数回路（１２）の並
列回路と接地間にキャパシタ（１３）を接続し、抵抗（
１１）、分布定数線路（１２）の並列回路とキャパシタ
（１３）の接続点にバイアス端子（１４）を接続した二
と、並びにインダクタ（１０）の代わりに分布定数線路
（１５）を接続したことである。
装置の回ｉ構成図である。同図の構成の第１図の構成と
異なる点は、抵抗（１１）と分布定数回路（１２）の並
列回路と接地間にキャパシタ（１３）を接続し、抵抗（
１１）、分布定数線路（１２）の並列回路とキャパシタ
（１３）の接続点にバイアス端子（１４）を接続した二
と、並びにインダクタ（１０）の代わりに分布定数線路
（１５）を接続したことである。
以上述べたような構成において、キャパシタ（１３）は
低域側周波数ｆＯからその２倍の周波数２ｆＯにわたる
帯域で、その影響を無視できる容量値に設定されている
。その結果、バイアス端子（１４）からＦＥＴ （１）
のゲートバイアスを印加することができるようになる。
低域側周波数ｆＯからその２倍の周波数２ｆＯにわたる
帯域で、その影響を無視できる容量値に設定されている
。その結果、バイアス端子（１４）からＦＥＴ （１）
のゲートバイアスを印加することができるようになる。
その他の動作については第１図の構成の場合と全く同様
であり、低域側周波数ｆＯからその２倍の周波数２ｆＯ
まで平坦で高い利得特性を得ることができる。
であり、低域側周波数ｆＯからその２倍の周波数２ｆＯ
まで平坦で高い利得特性を得ることができる。
第３図はこの発明の更に他の実施例に係る広帯域ＦＥＴ
増幅装置の回路構成図であり、第１図の構成と異なる点
は、抵抗（１１）と分布定数線路（１２）の並列回路と
接地間にキャパシタ（１３）を接続したことと、整合回
路（６）とインダクタ（１０）の接続点とＦＥＴ （１
）のゲート端子Ｇの間に整合回路（１６）を介在させた
ことである。
増幅装置の回路構成図であり、第１図の構成と異なる点
は、抵抗（１１）と分布定数線路（１２）の並列回路と
接地間にキャパシタ（１３）を接続したことと、整合回
路（６）とインダクタ（１０）の接続点とＦＥＴ （１
）のゲート端子Ｇの間に整合回路（１６）を介在させた
ことである。
以上述べたような構成によれば、低周波数域の周波数ｆ
Ｏから１オクタ一ブ以上の周波数にわたって整合回路（
１６）の作用に基づく広い帯域での整合を取りやすくし
、広帯域における利得特性の平坦化と高利得を実現して
いる。
Ｏから１オクタ一ブ以上の周波数にわたって整合回路（
１６）の作用に基づく広い帯域での整合を取りやすくし
、広帯域における利得特性の平坦化と高利得を実現して
いる。
なお、上記各実施例ではＦＥＴ （１）のゲート端子Ｇ
に至る入力側回路に抵抗（１１）に並列に所望の電気長
を有する分布定数線路（１２）を接続した構成を例示し
たが、同様の回路を出力側に設けた構成、入力／出力側
の両方に設けた構成でも同様効果を得ることができる。
に至る入力側回路に抵抗（１１）に並列に所望の電気長
を有する分布定数線路（１２）を接続した構成を例示し
たが、同様の回路を出力側に設けた構成、入力／出力側
の両方に設けた構成でも同様効果を得ることができる。
［発明の効果コ
以上のように、この発明によれば、ＦＥＴのゲート端子
と接地間に接続するインダクタと抵抗との直列回路に加
えて抵抗と並列に所望の電気長を有する分布定数線路を
設けたので、１オクタ一ブ以上の広帯域にわたり平坦な
利得特性で高利得の増幅器が得られる効果がある。
と接地間に接続するインダクタと抵抗との直列回路に加
えて抵抗と並列に所望の電気長を有する分布定数線路を
設けたので、１オクタ一ブ以上の広帯域にわたり平坦な
利得特性で高利得の増幅器が得られる効果がある。
第１図はこの発明の一実施例に係る広帯域ＦＥＴ増幅装
置の回路構成図、第２図はこの発明の他の実施例に係る
広帯域ＦＥＴ増幅装置の回路構成図、第３図はこの発明
の更に他の実施例に係る広帯域ＦＥＴ増幅装置の回路構
成図、第４図は従来の広帯域ＦＥＴ増幅装置の回路構成
図である。 図において、（１）はＦＥＴ、（２）は分布定数線路、
（３）は抵抗、（４）は分布定数線路、（５）は抵抗、
（６）は整合回路、（７）は整合回路、（８）は入力端
子、（９）は出力端子、（１０）はインダクタ、（１１
）は抵抗、（１２）は分布定数線路、（１３）はキャパ
シタ、（１４）はバイアス端子、（１５）は分布定数線
路、（１６）は整合回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 吉 １）研 二 （外２名） １、 ＦＥＴ（（ｘ：ケート旬姑子。 ６．整合回路 ７ 整合回路 ８、入力Ｓ＋ ９、出力ｆｌＩ］＋ １０、 イ〉り”フタ １１、ｊ耐ル Ｃ）：）ニレイン立端ド）。 ５；ソーλ蔚魁子） １６、ｇ合口路 第 図 １４゜ キャへ〇シク ノマイ７ス舅虻ｔト １５、分￥一定数稗路 ２、分子定数碌路 ３、砥面 ４、分浄定数竹路 ５、抵抗 第 手 続 補 正 書（自発） ５、補正の対象 平成 ２年 ９月２７日 明細書の特許請求の範囲及び発明の詳細な説明の欄。 ６、補正の内容 発明の名称 広帯域ＦＥＴ増幅装置 補正をする者 理 人 特許請求の範囲 ソース端子を接地されるＦＥＴと、前記ＦＥＴのゲート
端子に入力整合手段を接続して構成される入力側回路手
段と、前記ＦＥＴのドレイン端子に出力整合手段を接続
して構成される出力側回路手段と、前記入力側回路手段
および出力側回路手段の少なくとも一方と接地間に接続
されるインダクタと抵抗の直列回路手段と、前記直列回
路手段の抵抗に並列に接続され所望の電気長を有する伝
送線路手段を備えることを特徴とする広帯域ＦＥＴ増幅
装置。
置の回路構成図、第２図はこの発明の他の実施例に係る
広帯域ＦＥＴ増幅装置の回路構成図、第３図はこの発明
の更に他の実施例に係る広帯域ＦＥＴ増幅装置の回路構
成図、第４図は従来の広帯域ＦＥＴ増幅装置の回路構成
図である。 図において、（１）はＦＥＴ、（２）は分布定数線路、
（３）は抵抗、（４）は分布定数線路、（５）は抵抗、
（６）は整合回路、（７）は整合回路、（８）は入力端
子、（９）は出力端子、（１０）はインダクタ、（１１
）は抵抗、（１２）は分布定数線路、（１３）はキャパ
シタ、（１４）はバイアス端子、（１５）は分布定数線
路、（１６）は整合回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 吉 １）研 二 （外２名） １、 ＦＥＴ（（ｘ：ケート旬姑子。 ６．整合回路 ７ 整合回路 ８、入力Ｓ＋ ９、出力ｆｌＩ］＋ １０、 イ〉り”フタ １１、ｊ耐ル Ｃ）：）ニレイン立端ド）。 ５；ソーλ蔚魁子） １６、ｇ合口路 第 図 １４゜ キャへ〇シク ノマイ７ス舅虻ｔト １５、分￥一定数稗路 ２、分子定数碌路 ３、砥面 ４、分浄定数竹路 ５、抵抗 第 手 続 補 正 書（自発） ５、補正の対象 平成 ２年 ９月２７日 明細書の特許請求の範囲及び発明の詳細な説明の欄。 ６、補正の内容 発明の名称 広帯域ＦＥＴ増幅装置 補正をする者 理 人 特許請求の範囲 ソース端子を接地されるＦＥＴと、前記ＦＥＴのゲート
端子に入力整合手段を接続して構成される入力側回路手
段と、前記ＦＥＴのドレイン端子に出力整合手段を接続
して構成される出力側回路手段と、前記入力側回路手段
および出力側回路手段の少なくとも一方と接地間に接続
されるインダクタと抵抗の直列回路手段と、前記直列回
路手段の抵抗に並列に接続され所望の電気長を有する伝
送線路手段を備えることを特徴とする広帯域ＦＥＴ増幅
装置。
Claims (1)
- ソース端子を接地されるＦＥＴと、前記ＦＥＴのゲート
端子に入力整合手段を接続して構成される入力側回路手
段と、前記ＦＥＴのドレイン端子に出力整合手段を接続
して構成される出力側回路手段と、前記入力側回路手段
および出力側回路手段の少なくとも一方と接地間に接続
されるインダクタと抵抗の直列回路手段と、前記直列回
路手段の抵抗に並列に接続され所望の電気長を有する分
布定数線路手段を備えることを特徴とする広帯域ＦＥＴ
増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178272A JPH0834394B2 (ja) | 1990-07-04 | 1990-07-04 | 広帯域ｆｅｔ増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178272A JPH0834394B2 (ja) | 1990-07-04 | 1990-07-04 | 広帯域ｆｅｔ増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468706A true JPH0468706A (ja) | 1992-03-04 |
| JPH0834394B2 JPH0834394B2 (ja) | 1996-03-29 |
Family
ID=16045577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178272A Expired - Lifetime JPH0834394B2 (ja) | 1990-07-04 | 1990-07-04 | 広帯域ｆｅｔ増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834394B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0585101U (ja) * | 1992-04-22 | 1993-11-16 | 三菱電機株式会社 | マイクロ波半導体装置用バイアス回路 |
| US5363060A (en) * | 1992-08-12 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Microwave amplifier |
| US6144529A (en) * | 1997-03-25 | 2000-11-07 | Tdk Corporation | Slider with negative and positive pressure generating portions and head including the same |
| US6904683B2 (en) | 2000-11-16 | 2005-06-14 | Kai R&D Center Co., Ltd. | Nail clippers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209909A (ja) * | 1986-03-11 | 1987-09-16 | Mitsubishi Electric Corp | 超高周波半導体回路 |
-
1990
- 1990-07-04 JP JP2178272A patent/JPH0834394B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209909A (ja) * | 1986-03-11 | 1987-09-16 | Mitsubishi Electric Corp | 超高周波半導体回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0585101U (ja) * | 1992-04-22 | 1993-11-16 | 三菱電機株式会社 | マイクロ波半導体装置用バイアス回路 |
| US5363060A (en) * | 1992-08-12 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Microwave amplifier |
| US6144529A (en) * | 1997-03-25 | 2000-11-07 | Tdk Corporation | Slider with negative and positive pressure generating portions and head including the same |
| US6317294B1 (en) | 1997-03-25 | 2001-11-13 | Tdk Corporation | Slider with negative and multiple positive pressure generation portions and head including the same |
| US6904683B2 (en) | 2000-11-16 | 2005-06-14 | Kai R&D Center Co., Ltd. | Nail clippers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834394B2 (ja) | 1996-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2074126C (en) | High-frequency power amplifier | |
| JPH01137710A (ja) | 広帯域増幅器 | |
| IT9048177A1 (it) | Equalizzatore di guadagno a pendenza variabile per circuito integrato monolitico a microonde con transistore fet | |
| JP2643662B2 (ja) | 高出力電界効果トランジスタ増幅器 | |
| JPH0468706A (ja) | 広帯域ｆｅｔ増幅装置 | |
| JPH06232657A (ja) | 高周波増幅器 | |
| JP3303845B2 (ja) | 内部整合型出力ｆｅｔ | |
| JPH03250807A (ja) | 電力合成形多段増幅器 | |
| JPH0786851A (ja) | 高周波集積回路 | |
| KR100441437B1 (ko) | 피드백 가변 이득 증폭기 | |
| JPH0366205A (ja) | 高周波トランジスタの整合回路 | |
| JPH0514081A (ja) | 電界効果トランジスタ増幅器 | |
| JPH02246405A (ja) | 帰還形電界効果トランジスタ増幅器 | |
| JP3182735B2 (ja) | 低雑音分布増幅器 | |
| JPH04287507A (ja) | 電界効果トランジスタ増幅器 | |
| JP3216687B2 (ja) | 移相器 | |
| JPS6359108A (ja) | バイアス回路 | |
| JPS6318889B2 (ja) | ||
| JPH0115221Y2 (ja) | ||
| JPH0230897Y2 (ja) | ||
| JP3120762B2 (ja) | 増幅器 | |
| JPH03117013A (ja) | 分布型増幅器 | |
| JPH0624296B2 (ja) | 負帰還増幅回路 | |
| JP2591229B2 (ja) | 分布増幅器 | |
| JPS642448Y2 (ja) |