JPS642448Y2 - - Google Patents
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- Publication number
- JPS642448Y2 JPS642448Y2 JP1391283U JP1391283U JPS642448Y2 JP S642448 Y2 JPS642448 Y2 JP S642448Y2 JP 1391283 U JP1391283 U JP 1391283U JP 1391283 U JP1391283 U JP 1391283U JP S642448 Y2 JPS642448 Y2 JP S642448Y2
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- JP
- Japan
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- resistor
- metal film
- fet
- air bridge
- amplifier
- Prior art date
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- Expired
Links
- 239000002184 metal Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims 1
- 230000005611 electricity Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
この考案は複数の特性インピーダンスの電源負
荷に対して低VSWR特性を呈すモノシツクトラ
ンジスタ増幅器に関するものである。
荷に対して低VSWR特性を呈すモノシツクトラ
ンジスタ増幅器に関するものである。
ゲート電極とドレイン電極との間に抵抗および
直流阻止用コンデンサからなる負帰還回路をもつ
従来のモノシツクFET増幅器を一例として説明
する。
直流阻止用コンデンサからなる負帰還回路をもつ
従来のモノシツクFET増幅器を一例として説明
する。
第１図は、従来の帰還回路をもつモノシツク
FET増幅器の構造図である。第１図において１
はGaAsまたはsiなどの半導体の基板、２はFET
のソース電極、３はFETのゲート電極、４は
FETのドレイン電極、５は薄膜コンデンサを形
成する誘導体、６は抵抗体、７は金属膜である。
FET増幅器の構造図である。第１図において１
はGaAsまたはsiなどの半導体の基板、２はFET
のソース電極、３はFETのゲート電極、４は
FETのドレイン電極、５は薄膜コンデンサを形
成する誘導体、６は抵抗体、７は金属膜である。
第２図は第１図の等価回路図である。
図中、Rfは抵抗体６の抵抗値、RsはFETのソ
ース抵抗．gmはFETの相互コンダクタンス、Cf
は５による薄膜コンデンサの容量、Cgsはゲート
ソース間容量、Vgsはゲートソース間容量端に印
加される電圧であり、記号Ｇ、Ｓ、Ｄを付した端
子はそれぞれ第１図の２，３，４の電極に対応し
ている。Cfが大きく、Cgsが小さくて無視できる
場合には増幅器のＳパラメータS11，S22は次式で
与えられる。
ース抵抗．gmはFETの相互コンダクタンス、Cf
は５による薄膜コンデンサの容量、Cgsはゲート
ソース間容量、Vgsはゲートソース間容量端に印
加される電圧であり、記号Ｇ、Ｓ、Ｄを付した端
子はそれぞれ第１図の２，３，４の電極に対応し
ている。Cfが大きく、Cgsが小さくて無視できる
場合には増幅器のＳパラメータS11，S22は次式で
与えられる。
S11＝S22＝Rf（１＋gmRs）−gmZo2／（Rf＋2Zo）（１
＋gmRs）＋gmZo2(1) ここでZoは入出力ポートの特性インピータン
スである。
＋gmRs）＋gmZo2(1) ここでZoは入出力ポートの特性インピータン
スである。
(1)式よりS11＝S22＝０となるRfが存在すること
が分る。
が分る。
このようにドレイン電極とゲート電極との間に
上述のS11＝S22＝０となるような抵抗値の抵抗体
を挿入すると広帯域に入出力VSWR特性の良好
な増幅器がえられる。
上述のS11＝S22＝０となるような抵抗値の抵抗体
を挿入すると広帯域に入出力VSWR特性の良好
な増幅器がえられる。
広帯域特性をうるのに最適な抵抗値Rfは(1)式
に示すとおり、入出力ポートの特性インピーダン
スの関数であり、異なる特性インピーダンスに合
わせるには異なる値のRfが必要となる。
に示すとおり、入出力ポートの特性インピーダン
スの関数であり、異なる特性インピーダンスに合
わせるには異なる値のRfが必要となる。
しかしながら従来のゲート電極とドレイン電極
との間に抵抗および直流阻止用コンデンサからな
る負帰還回路をもつ従来のモノリシツク増幅器で
はある特定の特性インピーダンスに対してのみ入
出力VSWR特性を良好とすることができるが、
これと異なる特性インピーダンスに対しては新ら
たに抵抗値の異なる抵抗体をもつたモノシツク増
幅器を製作しなければならないという欠点があつ
た。
との間に抵抗および直流阻止用コンデンサからな
る負帰還回路をもつ従来のモノリシツク増幅器で
はある特定の特性インピーダンスに対してのみ入
出力VSWR特性を良好とすることができるが、
これと異なる特性インピーダンスに対しては新ら
たに抵抗値の異なる抵抗体をもつたモノシツク増
幅器を製作しなければならないという欠点があつ
た。
この考案はこのような従来の欠点を除去するた
め帰還回路の抵抗体の両端子に接続する金属膜間
の基板上に空間を介して金属膜（以下エアブリツ
ジと呼ぶ）を設け、必要に応じエアブリツジを切
断することにより複数の特性インピーダンスに対
し低VSWR特性を呈すモノシツク増幅器を得る
ようにしたもので以下図面について詳細に説明す
る。
め帰還回路の抵抗体の両端子に接続する金属膜間
の基板上に空間を介して金属膜（以下エアブリツ
ジと呼ぶ）を設け、必要に応じエアブリツジを切
断することにより複数の特性インピーダンスに対
し低VSWR特性を呈すモノシツク増幅器を得る
ようにしたもので以下図面について詳細に説明す
る。
第３図はこの考案によるモノリシツクトランジ
スタ増幅器の一実施例の構造図である。第３図に
おいて８は抵抗体ａ、９は抵抗体ｂ、１０はエア
ブリツジである。
スタ増幅器の一実施例の構造図である。第３図に
おいて８は抵抗体ａ、９は抵抗体ｂ、１０はエア
ブリツジである。
第４図は第３図の等価回路図である。抵抗Rfa
は抵抗体ａ８の抵抗、抵抗Rfbは抵抗体ｂ，９の
抵抗である。エアブリツジ１０は抵抗体ｂ，９の
両端を短絡している。
は抵抗体ａ８の抵抗、抵抗Rfbは抵抗体ｂ，９の
抵抗である。エアブリツジ１０は抵抗体ｂ，９の
両端を短絡している。
金属膜７とドレイン電極４との間の抵抗Rfは
エアブリツジが抵抗体ｂ，９の両端を短絡してい
る状態ではRaに等しい。エアブリツジを機械的
に切断した場合には金属膜７とドレイン電極との
間の抵抗RfはRa＋Rbに等しくなる。
エアブリツジが抵抗体ｂ，９の両端を短絡してい
る状態ではRaに等しい。エアブリツジを機械的
に切断した場合には金属膜７とドレイン電極との
間の抵抗RfはRa＋Rbに等しくなる。
したがつて、前述の(1)式に従つて異なるZoに
対して低VSWRがえられるように抵抗Ra、Rbを
設定しておけば必要に応じてエアブリツジの切断
をするだけで、入出力ポートの特性インピーダン
スZoを選択することができる。
対して低VSWRがえられるように抵抗Ra、Rbを
設定しておけば必要に応じてエアブリツジの切断
をするだけで、入出力ポートの特性インピーダン
スZoを選択することができる。
なお、以上は一つの抵抗体に一つのエアブリツ
ジを付加した場合について説明したが、この考案
はこれに限らず複数の抵抗体に一つのエアブリツ
ジを付加する場合あるいは一つの抵抗体に対して
複数のエアブリツジを付加する場合に使用しても
よい。
ジを付加した場合について説明したが、この考案
はこれに限らず複数の抵抗体に一つのエアブリツ
ジを付加する場合あるいは一つの抵抗体に対して
複数のエアブリツジを付加する場合に使用しても
よい。
この考案に係るモノリシツクトランジスタ増幅
器では、帰還回路の抵抗体の両端子に接続する金
属膜間の基板上に空間を介して金属膜を設け、必
要に応じてこの金属膜を切断することにより複数
の特性インピーダンスに対し低VSWR特性が得
られる利点がある。
器では、帰還回路の抵抗体の両端子に接続する金
属膜間の基板上に空間を介して金属膜を設け、必
要に応じてこの金属膜を切断することにより複数
の特性インピーダンスに対し低VSWR特性が得
られる利点がある。
第１図は従来の帰還回路をもつモノリシツク
FET増幅器の構造図、第２図は第１図の等価回
路図、第３図はこの考案によるモノリシツクトラ
ンジスタ増幅器の一実施例の構造図、第４図は第
３図に示すものの等価回路図である。 図中、１はGaAsまたはSiなどの半導体の基
板、２はFETのソース電極、３はFETのゲート
電極、４はFETのドレイン電極、５は薄膜コン
デンサを形成する誘電体、６は抵抗体、７は金属
膜、８は抵抗体ａ、９は抵抗体ｂ、１０はエアブ
リツジである。なお、図中、同一あるいは相当部
分には同一符号を付して示してある。
FET増幅器の構造図、第２図は第１図の等価回
路図、第３図はこの考案によるモノリシツクトラ
ンジスタ増幅器の一実施例の構造図、第４図は第
３図に示すものの等価回路図である。 図中、１はGaAsまたはSiなどの半導体の基
板、２はFETのソース電極、３はFETのゲート
電極、４はFETのドレイン電極、５は薄膜コン
デンサを形成する誘電体、６は抵抗体、７は金属
膜、８は抵抗体ａ、９は抵抗体ｂ、１０はエアブ
リツジである。なお、図中、同一あるいは相当部
分には同一符号を付して示してある。
Claims (1)
- 抵抗体を有するモノリシツクトランジスタ増幅
器において、基板上に形成した抵抗体の一端に接
続する金属膜と、上記の抵抗体の他端に接続する
金属膜との間の基板上に空間を介して電気導体で
ある金属膜を設けたことを特徴とするモノリシツ
クトランジスタ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1391283U JPS59121851U (ja) | 1983-02-02 | 1983-02-02 | モノリシツクトランジスタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1391283U JPS59121851U (ja) | 1983-02-02 | 1983-02-02 | モノリシツクトランジスタ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121851U JPS59121851U (ja) | 1984-08-16 |
| JPS642448Y2 true JPS642448Y2 (ja) | 1989-01-20 |
Family
ID=30145286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1391283U Granted JPS59121851U (ja) | 1983-02-02 | 1983-02-02 | モノリシツクトランジスタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121851U (ja) |
-
1983
- 1983-02-02 JP JP1391283U patent/JPS59121851U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121851U (ja) | 1984-08-16 |
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