JPH0468816A - クロック位相調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ＤＣＦＬ回路を用いたクロック位相調整回路に関し、 クロック位相の調整を精度良くかつ簡単に行うことがで
きるクロック位相調整回路を提供することを目的とし、 クロックとコントロール信号が入力するアンドゲートと
、クロックとコントロール信号と順次増加する固定信号
が入力する複数のアンドゲートと、前記各アンドゲート
の出力が入力するアンドゲートとにより構成する。

［産業上の利用分野］ 本発明は、ＤＣＦＬ回路を用いたクロック位相調整回路
に関する。

コンピュータなどの計算機システムを動作させる方法と
して、クロックを各回路に伝送し、同期をとって動作さ
せる方法がある。

しかしながら、クロックを伝送するとき、ＬＳＩの製造
のばらつきなどがあるため、クロック位相を調整する必
要が生じている。

このようなりロック位相の調整を精度良く、かつ簡単に
行うことが必要である。

［従来の技術］ 従来のクロック位相を調整する方法としては、例えば第
７図に示すように、ワイヤーの長さを用いる方法、また
、第８図に示すように、回路的にデイレイをつくる方法
などがある。

第７図において、１は発振器であり、発振器１には複数
のインバータ２〜８がそれぞれ接続されている。この回
路においては、インバータ３とインバータ４との間に接
続されるワイヤー９と、インバータ６とインバータ７と
の間に接続されるワイヤー１０の長さを変えることによ
りクロック位相を調整している。

また、第８図において、１１はクロック１２とコントロ
ール信号１３が入力するアンドゲート、１４はアンドゲ
ート１１の出力とコントロール信号１９が入力するアン
ドゲートである。また、アンドゲート１５〜１８には各
コントロール信号２０〜２３と図中上段側のアンドゲー
トの出力が順次入力する。そして、アンドゲート２４に
は各アンドゲート１１．１４〜１８の出力が入力する。

したがって、コントロール信号１３．１９〜２３により
アンドゲート１１．１４〜１８のうちの１つを選択する
ことにより、ゲートの個数によってデイレイをつくり出
し、クロック位相を調整する。

［発明が解決しようとする課題］ しかしながら、このような従来のクロック位相調整回路
にあっては、前者の場合には、ワイヤーの長さを変え赴
ければならないため、クロ多り位相の調整を簡単に行う
ことができないという問題点があった。

また、後者の場合には、ゲートの１つのデイレイ時間は
例えば１００ＰＳであり、クロック位相の調整を精度良
く行うことができないという問題点があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、クロック位相の調整を精度良くかつ簡単に
行うことができるクロック位相調整回路を提供すること
を目的としている。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、３５はクロック４９とコントロール信
号４２が入力するアンドゲート、３６゜３７はクロック
４９とコントロール信号４３，４４と順次増加する固定
信号５１が入力する複数のアンドゲート、５２は前記各
アンドゲート３５〜３７の出力が入力するアンドゲート
である。

［作用］ ＤＣＦＬ回路においては、入力数を増加することにデイ
レイ時間が長くなることが知られている。

一般に入力数が１つ増加することによりゲート１このよ
うなりＣＦＬ回路の特性を用いてクロック位相調整回路
を構成した。

このクロック位相調整回路においては、コントロール信
号により入力数が増加する各アンドゲートをそれぞれ選
択することで、クロック位相の調整を精度良くかつ簡単
に行うことができる。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図〜第６図に本発明の一実施例を示す。

第３図はＤ　ＣＦ　Ｌ　（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅ
ｄ　ＦＥＴ　Ｌｏｇｉｃ）回路の一例を示す。

第３図において、３１はデプレション型トランジスタで
あり、このデプレション型トランジスタ３１はゲートＧ
１　ドレインＤおよびソースＳを有する。３２はエンハ
ンス型トランジスタであり、このエンハンス型トランジ
スタ３２もゲートＧ１ドレインＤおよびソースＳを有す
る。デプレション型トランジスタ３１とエンハンス型ト
ランジスタ３２は直接結合され、第４図に示すように、
アンドゲート３３を構成している。

エンハンス型トランジスタ３１のゲートＧよりパルス信
号Ａを入力すると、１時間後にＡの出力が得られる。こ
のようなりＣＦＬ回路にあっては、入力数を増加するご
とに１時間が長くなることが知られている。

第６図に入力数を１つ増加した例を示す。第６図におい
て、パルス入力Ａに対してもう１つの入力Ｂ（コントロ
ール信号）を増加すると、出力としてＡ＋Ｂが得られる
。この場合のアンドゲート３４は第６図に示される。

入力（Ａ十Ｂ）から出力（Ａ＋Ｂ）が得られる１土 までの時間はＴ（１＋ｉ〜１＋３）であり、１人力の場
合より遅れる。

このように入力数が増加すると、デイレイ時間が長くな
るＤＣＦＬ回路の特性を用いて構成したクロック位相調
整回路を第２図に示す。

第２図において、３５はクロック４９とコントロール信
号４２が入力するアンドゲート、３６はクロック４９と
コントロール信号４３およびナントゲート５０からのＬ
レベルの固定信号５１が入力するアンドゲート、３７は
クロック４９とコントロール信号４４と２つの固定信号
５１が入力するアンドゲート、３８はクロック４９をコ
ントロール信号４５と３つの固定信号５１が入力するア
ンドゲート、３９はクロック４９とコントロール信号４
６と４つの固定信号５１が入力するアンドゲート、４０
はクロック４９とコントロール信号４７と５つの固定信
号５１が入力するアンドゲート、４１はクロック４９と
コントロール信号４８と６つの固定信号５１が入力する
アンドゲートである。

５２は各アンドゲート３５〜４１の各出力が反転して入
力するアンドゲートであり、アンドゲート５２よりクロ
ック５３が出力される。

各コントロール信号４２〜４８は、ＭＰＵ５４の指示に
より、ラッチ５５でラッチされた後に、デコーダ５６で
解読されて出力される。

したがって、例えばコントロール信号４２〜４８のうち
のコントロール信号４２をＬレベルからＨレベルとして
、他のコントロール信号４３〜４８をＬレベルの状態に
すると、クロック４９がＨレベルのときは、アンドゲー
ト３５の出力はＬレベル、他のアンドゲート３６〜４１
の出力はＬレベルで、アンドゲート５２からの出力はＨ
レベルとなり、クロック４９がＬレベルとなると、アン
ドケ−）　３５の出力はＨレベルで、アンドゲート５２
の出力はＬレベルとなる。同様にコントロール信号４３
をＨレベルとし、他のコントロール信号４２．４４〜４
８をＬレベルの状態にすると、アンドゲート３６が選択
される。同様にコントロール信号４４〜４８を変えるこ
とにより、アンドゲート３７〜４１が選択される。

したがって、初期状態においては、アンドゲート３８が
所定のクロックを伝達するように設定しておくと、位相
調整時には、アンドゲート３７゜３６．３５を選択する
と、クロックが速くなるように調整され、アンドゲート
３９．４０．４１を選択すると、クロックが遅くなるよ
うに調整される。

本実施例においては、１のつアンドゲートのデイレイ時
間は５０ＰＳであり、従来の１００ＰＳと比較すると、
調整を精度良く行うことができる。

また、入力数を増加すれば良いので、クロック位相の調
整を簡単に行うことができる。

［発明の効果］ 本発明においては、入力数が増加するごとにデイレイ時
間が長（なるＤＣＦＬ回路を用いてクロック位相調整回
路を構成するようにしたため、クロック位相の調整を精
度良く、かつ、簡単に行うことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す図、 第３図は１人力のＤＣＦＬ回路を示す図、第４図は１人
力のアンドゲートを示す図、第５図は２人力のＤＣＦＬ
回路を示す図、第６図は２人力のアンドゲートを示す図
、第７図は従来例を示す図、 第８図は他の従来例を示す図である。 図中、 ３５〜４１．５２・・・アンドゲート、４２〜４８・・
・コントロール信号、 ４９・・・入力クロック、 ５０・・・ナントゲート、 ５１・・・固定信号、 ５３・・・出力クロック、 ５４・・・ＭＰＵ。 ５５・・・ラッチ、 ５６・・・デコーダ。

Claims (1)

【特許請求の範囲】
1. クロック（４９）とコントロール信号（４２）が入力す
   るアンドゲート（３５）と、クロック（４９）とコント
   ロール信号（４３〜４４）と順次増加する固定信号（５
   １）が入力する複数のアンドゲート（３６）、（３７）
   と、前記各アンドゲート（３５〜３７）の出力が入力す
   るアンドゲート（５２）を備えたことを特徴とするクロ
   ック位相調整回路。