JPH0468923A - ノンリニアプリエンファシス・デエンファシスシステム - Google Patents
ノンリニアプリエンファシス・デエンファシスシステムInfo
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- JPH0468923A JPH0468923A JP2179695A JP17969590A JPH0468923A JP H0468923 A JPH0468923 A JP H0468923A JP 2179695 A JP2179695 A JP 2179695A JP 17969590 A JP17969590 A JP 17969590A JP H0468923 A JPH0468923 A JP H0468923A
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- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/16—Automatic control
- H03G5/18—Automatic control in untuned amplifiers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/62—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for providing a predistortion of the signal in the transmitter and corresponding correction in the receiver, e.g. for improving the signal/noise ratio
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/923—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback using preemphasis of the signal before modulation and deemphasis of the signal after demodulation
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- Television Signal Processing For Recording (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Noise Elimination (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、ＶＴＲ，テープレコーダなどの記録再生装置
、あるいは１通信装置などに用いられるプリエンファシ
ス回路（装置）およびプリエンファシス回路に対応する
デエンファシス回路（装置）に関する。 たとえば ＶＴＲにおいて、磁気テープにおける記録再
生のＳ／Ｎを向上させるために記録側でプリエンファシ
スをかけ、再生側でデエンファシスをかけることが行わ
れている。このようなプリエンファシス並びにデエンフ
ァシスは通信系統において信号伝送系統におけるＳ／Ｎ
改善のためにも用いられている。 プリエンファシスは所定の周波数以上の信号成分を増加
させるが、リミタを挿入してこの増加させる振幅を所定
の大きさに制限したものをノンリニア形プリエンファシ
スと呼び１本発明はノンリニアに起因する歪み特性の改
善を図る。ノンリニア形プリエンファシス回路およびこ
のノンリニア形プリエンファシス回路に対応するノンリ
ニア形デエンファシス回路からなるシステムに関する。 〔従来の技術、および１発明が解決しようとする課題〕 第８図に従来のノンリニア形プリエンファシス回路とノ
ンリニア形デエンファシス回路の構成を示す、ＶＴＲを
例にとると、記録系１ａにバイパスフィルタ５２．リミ
タ５４および信号増加回路（または係数乗算回路）５６
および加算回路５８からなるノンリニア形プリエンファ
シス回路５０が設けられている。バイパスフィルタ５２
は原信号Ｓ、の所定の高周波数成分のみ通過させ、リミ
タ５４は第１０図に示すように、バイパスフィルタ５２
を通過した信号成分のうち所定の振幅以上の振幅を制限
する。信号増加回路５６は信号成分の周波数に応じてリ
ミタ５４の出力を増加させる、このノンリニア形プリエ
ンファシス回路５０はリミタ５４を通してバイパスフィ
ルタ５２の出力がある振幅以上になることを制限してい
る。原信号Ｓ、の所定の周波数以上の成分で上記信号増
加されたものが加算回路５８において原信号Ｓ、に加算
される。この原信号Ｓ、に信号増加させた信号を加算し
た信号が記録用信号として記録再生系２ａにおいて磁気
テープに記録され再び読み出され、再生系３ａで再生さ
れる。この例においては記録再生系２ａは、記録ヘッド
、＆１１気テープ、再生ヘッド、および増幅回路からな
る。再生系３ａには記録系１ａで信号増加させた分に相
当する信号成分を減じるための、減算回路７８．バイパ
スフィルタ７２．リミタ７４および係数乗算回路７４か
らなるノンリニア形デエンファシス回路７０が設けられ
ている。このデエンファシス回路７０は、ノンリニア形
プリエンファシス回路５０の逆回路として構成されてい
る。 第８図の再生系３ａの回路は、記録系の忠実な逆回路構
成となっているから逆特性は優れているが、負帰還回路
構成になっているので広い周波数にわたる安定性に欠け
るという問題がある。またＩＣ回路構成に通さないとい
う問題がある。 第９図に第８図のノンリニア形デエンファシス回路を改
善した例を示す。第９図のノンリニア形デエンファシス
回路８０は第８図における負帰還構成に起因する問題を
解決するため、バイパスフィルタ８２．リミタ８４およ
び係数乗算回路８６からなる回路を加算回路８８に対し
てフィードフォワード構成にしたものである。バイパス
フィルタ８２．リミタ８４．係数乗算回路８６もノンリ
ニア形プリエンファシス回路５０の特性とは逆特性を示
すように設計されている。 第９図のノンリニア形デエンファシス回路は。 リミタ５４，８４で振幅が制限されない周波数が低い領
域（リニア領域）では周波数特性は平坦であり歪みは小
さいが、第１０図に示すように、信号振幅がリミタ大き
く制限される領域（ノンリニア領域）では歪みが生ずる
という問題がある。 かかる問題を解決するノンリニア形デエンファシス回路
構成を第１１図に示す、第１１図のノンリニア形デエン
ファシス回路９０は２周波数酸分の異なる２系統のノン
リニア形デエンフ・アシス回路９０ａ、９０ｂを並列に
設けたものである。すなわち、第１のデエンファシス回
路９０ａのバイパスフィルタ９１とローパスフィルタ９
３とである周波数帯域の信号成分を通過させて係数乗算
器９４で信号を逓減させ、第２のデエンファシス回路９
０ｂのバイパスフィルタ９５とローパスフィルタ９７と
で第１のデエンファシス回路９０ａの周波数帯域とは異
なる周波数帯域の信号成分を通過させて係数乗算器９８
で信号を逓減させ、加算回路６８で異なる周波数帯域の
両逓減信号を加算する。 第１１図のノンリニア形デエンファシス回路９０は、フ
ィードフォワード構成で１周波数帯域に応じたデエンフ
ァシス処理を行っているので歪みは改善されているが３
回路構成が複雑であるという問題がある。 したがって１本発明は、リミタを設けたノンリニア形プ
リエンファシス・デエンファシスに伴つ上記歪みの問題
を解決する簡単な回路構成のノンリニア形プリエンファ
シス回路（装置）およびノンリニア形デエンファシス回
路（装置）を有するノンリニアプリエンファシス・デエ
ンファシスシステムを提供することにある。 〔課題を解決するための手段〕 本発明は、上記のように再生（受信）側で生ずる歪みの
問題を解決するため再生側で歪み改善を行うという従来
方法と異なり、再生側のフィードフォワード形デエンフ
ァシス回路の利点を生かしながら、歪み成分に相当する
量を記録（送信）側で予め加算し、プリエンファシス・
デエンファシスシステム全体として歪みの改善を図り９
回路構成を簡単にするという構想に基づく。 したがって１本発明の信号送信系１に設けられる本発明
のノンリニア形プリエンファシス装置は、第１図にその
ブロック構成を示すように、原信号Ｓ、の所定の周波数
以上の信号成分を周波数に応じて所定の振幅まで増加さ
せるノンリニア形信号増加手段１０．この信号増加手段
１０の出力信号と原信号Ｓ、とを加算する第１の加算手
段１４、上記信号増加手段１０におけるノンリニア信号
増加特性の逆特性を有するノンリニア形信号逓減手段１
６．および、この信号逓減手段１６の出力信号と原信号
Ｓ、とを加算する第２の加算手段２０で構成される。 また、信号受信系３に設けられる本発明のノンリニア形
デエンファシス装置は、受信信号をノンリニア形プリエ
ンファシス手段に対応してノンリニア信号逓減を行うフ
ィードフォワードに構成されたノンリニア形信号逓減手
段３０と、該信号逓減手段３０からの信号を受信信号か
ら減じる信号減算手段３４で構成される。 さらに１本発明のノンリニアプリエンファシス・デエン
ファシスシステムは、信号伝送系３を挟んで設けられた
上記プリエンファシス装置とデエンファシス装置で構成
される。 〔作用〕 ノンリニア形信号逓減手段３０はノンリニア形信号増加
手段１０の特性と逆特性ををしフィードフォワードに構
成されている。したがって、信号受信系３において、負
帰還構成に伴う問題は生じず安定である。 一方、ノンリニア形プリエンファシス装置には、ノンリ
ニア形信号増加手段１０と第２の加算手段２０に加えて
、ノンリニア形信号増加手段１゜のノンリニア信号増加
特性とは逆特性を有する。 換言すれば、ノンリニア影信号ｉＩｉ減手段３０と同じ
特性を有する信号逓減手段１６とこの信号逓減手段１６
にノンリニア形信号増加手段１０と原信号Ｓ、とを加算
して信号逓減手段１６に印加する第１の加算手段１４と
が設けられている。第１の加算手段１４と信号逓減手段
１６とは、信号振幅が大きい場合にノンリニア形信号増
加手段１ｏ内のりミタがその振幅をある大きさに制限す
ることによって生ずるノンリニア歪みを補償する信号を
算出して原信号Ｓ、に加算する。この加算された歪み補
償信号成分が信号受信系３に伝議されるため、受信信号
がリミタ制限されても、信号受信系３において歪みが補
償される。その結果、信号受信系３に歪みのない再生信
号ＳＩＩを得ることができる。 第２図は上記原理を説明するための第１図のノソリニア
形プリエンファシス装置の等価回路を示す。 原信号Ｓ、に所定周波数成分について振幅増加させた信
号を加算した信号が信号逓減手段１６と加算回路１３に
よって信号逓減される。そして。 減算回路１５おいて原信号Ｓ、を加算回路１３からの信
号から減してノンリニア歪み成分を抽出し、この歪み成
分を歪み補償成分として加算回路１７において加算回路
１１からの信号に加える。 受信側のノンリニア形デエンファシス装置は上記プリエ
ンファシスされた上に歪み補償成分をも重畳した受信信
号を全体として信号逓減するから歪みが補償される。 〔実施例〕 第３図にＶＴＲに適用した本発明の実施例のノンリニア
形プリエンファシス装置とデエンファシス装置を有する
ノンリニアプリエンファシス・デエンファシスシステム
の構成を示す。ノンリニア形プリエンファシス装置は３
己録系１に設けられ。 記録再生系２を介してノンリニア形デエンファシス装置
が再生系３に設けられている。 ノンリニア形プリエンファシス装置の信号増加手段１０
は、第１のバイパスフィルタ１０ａ、ＪＲｌのリミタ１
０ｂおよび係数乗算回路１０ｃを有する。第１のリミタ
１０ｂと係数乗算回路１０ｃとは順序を逆に構成しても
よい。 第１のバイパスフィルタ１０ａおよび係数乗算回路１０
ｃの回路構成例を第４図に示す、第４図の回路は、差動
対に接続されたトランジスタＱ１、Ｑ２．抵抗器Ｒ１〜
Ｒ４，電流源Ｉｓからなる回路構成にＲ，Ｃからなるロ
ーパスフィルタを接続したものである。トランジスタＱ
１のベースに入力信号を印加すると、係数乗算回路１０
ｃの増幅係数ｋｌに相当するトランジスタの増幅率で規
定された信号増加信号がトランジスタＱ２のコレクタ側
から取り出される。第１のリミタ１０ｂのリミタ特性を
第５図に示す、このリミタ１０ｂはしきい値電圧ＶＴＨ
Ｉ で電圧を制限する。リミタ特性は原点Ｏを中心に負
側にも対称に設定されている。 ノンリニア形プリエンファシス装置の信号逓減手段１６
は、第３図に示すように、第２のバイパスフィルタ１６
ａ、第２のリミタ１６ｂおよび係数乗算回路１６ｃで構
成される。第２のリミタ１６ｂと係数乗算回路１６ｃと
は順序を逆にしてもよい。信号逓減手段１６はノンリニ
ア形信号増加手段１０のノンリニア信号増加特性とは逆
特性を示すように設計されている。第２のバイパスフィ
ルタ１６ａおよび係数乗算回路１６ｃは第４図に示した
回路構成と同様な回路構成となる。ただし、係数乗算回
路１６ｃとしてのトランジスタＱ１ねＱ２は信号増幅で
はなく第２の係数に２で信号ｉ１Ｍさせるように設計さ
れている。第２のリミタ１６ｂのリミタ特性は第５図に
示されており、しきい値電圧ｖ Ｔｅｌ！で電圧を制限
する。 第１の加算回路１４ａは原信号Ｓ、にノンリニア形信号
増加手段ＩＯの出力を加算し、第２の加算回路２０ａは
原信号Ｓ、と信号逓減手段１６の出力を加算する。以上
のノンリニア形プリエンファシス装置によるノンリニア
プリエンファシス特性を第６図に実線で示し、破線はデ
エンファシス特性を示す。 第２の加算回路２０ａの出力が記録ヘッド（図示せず）
を介して磁気テープに記録される。 第３図に示したノンリニア形プリエンファシス装置は信
号逓減手段１６と第２の加算回路２０ａを加えただけで
あるから１回路構成が簡単である第３図のノンリニア形
デエンファシス装置は。 第３のバイパスフィルタ３０ａ、第３のリミタ３０ｂお
よび係数乗算回路３０ｃからなるノンリニア形信号逓減
手段３０と、信号減算回路３４ａとで構成されている。 このノンリニア形デエンファシス装置は、フィードフォ
ワードに構成されノンリニア形プリエンファシス装置の
信号逓減手段１６と第２の加算回路２０ａと同様な回路
構成である。このノンリニア形デエンファシス装置を介
して再生信号Ｓｌｌが抽出される。 次に１本発明の実施例のノンリニア形プリエンファシス
装置をディジタル通信システムに適用した場合の回路構
成について例示する。 第３図に示す第１のバイパスフィルタ１０ａおよび係数
乗算回路１０ｃは、第７図に示すように、単位遅延要素
１０１．係数乗算回路１１２．加算回路１２１〜単位遅
延要素１０３．係数乗算回路１１３．加算回路１２２が
複数段、たとえば５段直列接続されたトランスバーサル
フィルタで構成されている。このトランスバーサルフィ
ルタの各タップの係数α、〜α０がバイパスフィルタの
通過周波数と第１の係数ｋｌを規定する。第１のリミタ
１０ｂは上記同様、第５図に示す特性を有する。 第３図の第２のバイパスフィルタ１６ａおよび係数乗算
回路１６ｃも第７図と同様の回路構成となる。ただし、
タップ係数α１〜α９は第１のバイパスフィルタ１０ａ
および係数乗算回路１０ｃの場合とは異なる。 ノンリニア形信号逓減手段３０も信号逓減手段１６と同
様の回路構成となる。 本発明のノンリニア形プリエンファシス回路およびノン
リニア形デエンファシス回路を構成するにあたっては１
以上の述べたものの他１種々の変形形態をとることがで
きる・、たとえば１以上の実施例においては、アナログ
回路またはディジタルＩＣ回路で構成する場合について
述べたが、ノンリニア形プリエンファシス装置のノンリ
ニア形信号増加手段】Ｏ１第１の加算手段１４．信号逓
減手段１６および第２の加算手段２０をそれぞれ。 または、全体としてＤＳＰ （ディジタル信号プロセッ
サ）などで構成してもよい、同様に、ノンリニア形デエ
ンファシス装置をＤＳＰで構成してもよい。 〔発明の効果〕 以上に述べたように１本発明のノンリニア形プリエンフ
ァシスシステムは簡単な回路構成で、再生（受信）側に
おいて広帯域にわたって歪み補償された再生信号を得る
ことができる。また１本発明のノンリニア形デエンファ
シス回路はフィードフォワード構成であるので全体シス
テムとしても安定に動作する。
、あるいは１通信装置などに用いられるプリエンファシ
ス回路（装置）およびプリエンファシス回路に対応する
デエンファシス回路（装置）に関する。 たとえば ＶＴＲにおいて、磁気テープにおける記録再
生のＳ／Ｎを向上させるために記録側でプリエンファシ
スをかけ、再生側でデエンファシスをかけることが行わ
れている。このようなプリエンファシス並びにデエンフ
ァシスは通信系統において信号伝送系統におけるＳ／Ｎ
改善のためにも用いられている。 プリエンファシスは所定の周波数以上の信号成分を増加
させるが、リミタを挿入してこの増加させる振幅を所定
の大きさに制限したものをノンリニア形プリエンファシ
スと呼び１本発明はノンリニアに起因する歪み特性の改
善を図る。ノンリニア形プリエンファシス回路およびこ
のノンリニア形プリエンファシス回路に対応するノンリ
ニア形デエンファシス回路からなるシステムに関する。 〔従来の技術、および１発明が解決しようとする課題〕 第８図に従来のノンリニア形プリエンファシス回路とノ
ンリニア形デエンファシス回路の構成を示す、ＶＴＲを
例にとると、記録系１ａにバイパスフィルタ５２．リミ
タ５４および信号増加回路（または係数乗算回路）５６
および加算回路５８からなるノンリニア形プリエンファ
シス回路５０が設けられている。バイパスフィルタ５２
は原信号Ｓ、の所定の高周波数成分のみ通過させ、リミ
タ５４は第１０図に示すように、バイパスフィルタ５２
を通過した信号成分のうち所定の振幅以上の振幅を制限
する。信号増加回路５６は信号成分の周波数に応じてリ
ミタ５４の出力を増加させる、このノンリニア形プリエ
ンファシス回路５０はリミタ５４を通してバイパスフィ
ルタ５２の出力がある振幅以上になることを制限してい
る。原信号Ｓ、の所定の周波数以上の成分で上記信号増
加されたものが加算回路５８において原信号Ｓ、に加算
される。この原信号Ｓ、に信号増加させた信号を加算し
た信号が記録用信号として記録再生系２ａにおいて磁気
テープに記録され再び読み出され、再生系３ａで再生さ
れる。この例においては記録再生系２ａは、記録ヘッド
、＆１１気テープ、再生ヘッド、および増幅回路からな
る。再生系３ａには記録系１ａで信号増加させた分に相
当する信号成分を減じるための、減算回路７８．バイパ
スフィルタ７２．リミタ７４および係数乗算回路７４か
らなるノンリニア形デエンファシス回路７０が設けられ
ている。このデエンファシス回路７０は、ノンリニア形
プリエンファシス回路５０の逆回路として構成されてい
る。 第８図の再生系３ａの回路は、記録系の忠実な逆回路構
成となっているから逆特性は優れているが、負帰還回路
構成になっているので広い周波数にわたる安定性に欠け
るという問題がある。またＩＣ回路構成に通さないとい
う問題がある。 第９図に第８図のノンリニア形デエンファシス回路を改
善した例を示す。第９図のノンリニア形デエンファシス
回路８０は第８図における負帰還構成に起因する問題を
解決するため、バイパスフィルタ８２．リミタ８４およ
び係数乗算回路８６からなる回路を加算回路８８に対し
てフィードフォワード構成にしたものである。バイパス
フィルタ８２．リミタ８４．係数乗算回路８６もノンリ
ニア形プリエンファシス回路５０の特性とは逆特性を示
すように設計されている。 第９図のノンリニア形デエンファシス回路は。 リミタ５４，８４で振幅が制限されない周波数が低い領
域（リニア領域）では周波数特性は平坦であり歪みは小
さいが、第１０図に示すように、信号振幅がリミタ大き
く制限される領域（ノンリニア領域）では歪みが生ずる
という問題がある。 かかる問題を解決するノンリニア形デエンファシス回路
構成を第１１図に示す、第１１図のノンリニア形デエン
ファシス回路９０は２周波数酸分の異なる２系統のノン
リニア形デエンフ・アシス回路９０ａ、９０ｂを並列に
設けたものである。すなわち、第１のデエンファシス回
路９０ａのバイパスフィルタ９１とローパスフィルタ９
３とである周波数帯域の信号成分を通過させて係数乗算
器９４で信号を逓減させ、第２のデエンファシス回路９
０ｂのバイパスフィルタ９５とローパスフィルタ９７と
で第１のデエンファシス回路９０ａの周波数帯域とは異
なる周波数帯域の信号成分を通過させて係数乗算器９８
で信号を逓減させ、加算回路６８で異なる周波数帯域の
両逓減信号を加算する。 第１１図のノンリニア形デエンファシス回路９０は、フ
ィードフォワード構成で１周波数帯域に応じたデエンフ
ァシス処理を行っているので歪みは改善されているが３
回路構成が複雑であるという問題がある。 したがって１本発明は、リミタを設けたノンリニア形プ
リエンファシス・デエンファシスに伴つ上記歪みの問題
を解決する簡単な回路構成のノンリニア形プリエンファ
シス回路（装置）およびノンリニア形デエンファシス回
路（装置）を有するノンリニアプリエンファシス・デエ
ンファシスシステムを提供することにある。 〔課題を解決するための手段〕 本発明は、上記のように再生（受信）側で生ずる歪みの
問題を解決するため再生側で歪み改善を行うという従来
方法と異なり、再生側のフィードフォワード形デエンフ
ァシス回路の利点を生かしながら、歪み成分に相当する
量を記録（送信）側で予め加算し、プリエンファシス・
デエンファシスシステム全体として歪みの改善を図り９
回路構成を簡単にするという構想に基づく。 したがって１本発明の信号送信系１に設けられる本発明
のノンリニア形プリエンファシス装置は、第１図にその
ブロック構成を示すように、原信号Ｓ、の所定の周波数
以上の信号成分を周波数に応じて所定の振幅まで増加さ
せるノンリニア形信号増加手段１０．この信号増加手段
１０の出力信号と原信号Ｓ、とを加算する第１の加算手
段１４、上記信号増加手段１０におけるノンリニア信号
増加特性の逆特性を有するノンリニア形信号逓減手段１
６．および、この信号逓減手段１６の出力信号と原信号
Ｓ、とを加算する第２の加算手段２０で構成される。 また、信号受信系３に設けられる本発明のノンリニア形
デエンファシス装置は、受信信号をノンリニア形プリエ
ンファシス手段に対応してノンリニア信号逓減を行うフ
ィードフォワードに構成されたノンリニア形信号逓減手
段３０と、該信号逓減手段３０からの信号を受信信号か
ら減じる信号減算手段３４で構成される。 さらに１本発明のノンリニアプリエンファシス・デエン
ファシスシステムは、信号伝送系３を挟んで設けられた
上記プリエンファシス装置とデエンファシス装置で構成
される。 〔作用〕 ノンリニア形信号逓減手段３０はノンリニア形信号増加
手段１０の特性と逆特性ををしフィードフォワードに構
成されている。したがって、信号受信系３において、負
帰還構成に伴う問題は生じず安定である。 一方、ノンリニア形プリエンファシス装置には、ノンリ
ニア形信号増加手段１０と第２の加算手段２０に加えて
、ノンリニア形信号増加手段１゜のノンリニア信号増加
特性とは逆特性を有する。 換言すれば、ノンリニア影信号ｉＩｉ減手段３０と同じ
特性を有する信号逓減手段１６とこの信号逓減手段１６
にノンリニア形信号増加手段１０と原信号Ｓ、とを加算
して信号逓減手段１６に印加する第１の加算手段１４と
が設けられている。第１の加算手段１４と信号逓減手段
１６とは、信号振幅が大きい場合にノンリニア形信号増
加手段１ｏ内のりミタがその振幅をある大きさに制限す
ることによって生ずるノンリニア歪みを補償する信号を
算出して原信号Ｓ、に加算する。この加算された歪み補
償信号成分が信号受信系３に伝議されるため、受信信号
がリミタ制限されても、信号受信系３において歪みが補
償される。その結果、信号受信系３に歪みのない再生信
号ＳＩＩを得ることができる。 第２図は上記原理を説明するための第１図のノソリニア
形プリエンファシス装置の等価回路を示す。 原信号Ｓ、に所定周波数成分について振幅増加させた信
号を加算した信号が信号逓減手段１６と加算回路１３に
よって信号逓減される。そして。 減算回路１５おいて原信号Ｓ、を加算回路１３からの信
号から減してノンリニア歪み成分を抽出し、この歪み成
分を歪み補償成分として加算回路１７において加算回路
１１からの信号に加える。 受信側のノンリニア形デエンファシス装置は上記プリエ
ンファシスされた上に歪み補償成分をも重畳した受信信
号を全体として信号逓減するから歪みが補償される。 〔実施例〕 第３図にＶＴＲに適用した本発明の実施例のノンリニア
形プリエンファシス装置とデエンファシス装置を有する
ノンリニアプリエンファシス・デエンファシスシステム
の構成を示す。ノンリニア形プリエンファシス装置は３
己録系１に設けられ。 記録再生系２を介してノンリニア形デエンファシス装置
が再生系３に設けられている。 ノンリニア形プリエンファシス装置の信号増加手段１０
は、第１のバイパスフィルタ１０ａ、ＪＲｌのリミタ１
０ｂおよび係数乗算回路１０ｃを有する。第１のリミタ
１０ｂと係数乗算回路１０ｃとは順序を逆に構成しても
よい。 第１のバイパスフィルタ１０ａおよび係数乗算回路１０
ｃの回路構成例を第４図に示す、第４図の回路は、差動
対に接続されたトランジスタＱ１、Ｑ２．抵抗器Ｒ１〜
Ｒ４，電流源Ｉｓからなる回路構成にＲ，Ｃからなるロ
ーパスフィルタを接続したものである。トランジスタＱ
１のベースに入力信号を印加すると、係数乗算回路１０
ｃの増幅係数ｋｌに相当するトランジスタの増幅率で規
定された信号増加信号がトランジスタＱ２のコレクタ側
から取り出される。第１のリミタ１０ｂのリミタ特性を
第５図に示す、このリミタ１０ｂはしきい値電圧ＶＴＨ
Ｉ で電圧を制限する。リミタ特性は原点Ｏを中心に負
側にも対称に設定されている。 ノンリニア形プリエンファシス装置の信号逓減手段１６
は、第３図に示すように、第２のバイパスフィルタ１６
ａ、第２のリミタ１６ｂおよび係数乗算回路１６ｃで構
成される。第２のリミタ１６ｂと係数乗算回路１６ｃと
は順序を逆にしてもよい。信号逓減手段１６はノンリニ
ア形信号増加手段１０のノンリニア信号増加特性とは逆
特性を示すように設計されている。第２のバイパスフィ
ルタ１６ａおよび係数乗算回路１６ｃは第４図に示した
回路構成と同様な回路構成となる。ただし、係数乗算回
路１６ｃとしてのトランジスタＱ１ねＱ２は信号増幅で
はなく第２の係数に２で信号ｉ１Ｍさせるように設計さ
れている。第２のリミタ１６ｂのリミタ特性は第５図に
示されており、しきい値電圧ｖ Ｔｅｌ！で電圧を制限
する。 第１の加算回路１４ａは原信号Ｓ、にノンリニア形信号
増加手段ＩＯの出力を加算し、第２の加算回路２０ａは
原信号Ｓ、と信号逓減手段１６の出力を加算する。以上
のノンリニア形プリエンファシス装置によるノンリニア
プリエンファシス特性を第６図に実線で示し、破線はデ
エンファシス特性を示す。 第２の加算回路２０ａの出力が記録ヘッド（図示せず）
を介して磁気テープに記録される。 第３図に示したノンリニア形プリエンファシス装置は信
号逓減手段１６と第２の加算回路２０ａを加えただけで
あるから１回路構成が簡単である第３図のノンリニア形
デエンファシス装置は。 第３のバイパスフィルタ３０ａ、第３のリミタ３０ｂお
よび係数乗算回路３０ｃからなるノンリニア形信号逓減
手段３０と、信号減算回路３４ａとで構成されている。 このノンリニア形デエンファシス装置は、フィードフォ
ワードに構成されノンリニア形プリエンファシス装置の
信号逓減手段１６と第２の加算回路２０ａと同様な回路
構成である。このノンリニア形デエンファシス装置を介
して再生信号Ｓｌｌが抽出される。 次に１本発明の実施例のノンリニア形プリエンファシス
装置をディジタル通信システムに適用した場合の回路構
成について例示する。 第３図に示す第１のバイパスフィルタ１０ａおよび係数
乗算回路１０ｃは、第７図に示すように、単位遅延要素
１０１．係数乗算回路１１２．加算回路１２１〜単位遅
延要素１０３．係数乗算回路１１３．加算回路１２２が
複数段、たとえば５段直列接続されたトランスバーサル
フィルタで構成されている。このトランスバーサルフィ
ルタの各タップの係数α、〜α０がバイパスフィルタの
通過周波数と第１の係数ｋｌを規定する。第１のリミタ
１０ｂは上記同様、第５図に示す特性を有する。 第３図の第２のバイパスフィルタ１６ａおよび係数乗算
回路１６ｃも第７図と同様の回路構成となる。ただし、
タップ係数α１〜α９は第１のバイパスフィルタ１０ａ
および係数乗算回路１０ｃの場合とは異なる。 ノンリニア形信号逓減手段３０も信号逓減手段１６と同
様の回路構成となる。 本発明のノンリニア形プリエンファシス回路およびノン
リニア形デエンファシス回路を構成するにあたっては１
以上の述べたものの他１種々の変形形態をとることがで
きる・、たとえば１以上の実施例においては、アナログ
回路またはディジタルＩＣ回路で構成する場合について
述べたが、ノンリニア形プリエンファシス装置のノンリ
ニア形信号増加手段】Ｏ１第１の加算手段１４．信号逓
減手段１６および第２の加算手段２０をそれぞれ。 または、全体としてＤＳＰ （ディジタル信号プロセッ
サ）などで構成してもよい、同様に、ノンリニア形デエ
ンファシス装置をＤＳＰで構成してもよい。 〔発明の効果〕 以上に述べたように１本発明のノンリニア形プリエンフ
ァシスシステムは簡単な回路構成で、再生（受信）側に
おいて広帯域にわたって歪み補償された再生信号を得る
ことができる。また１本発明のノンリニア形デエンファ
シス回路はフィードフォワード構成であるので全体シス
テムとしても安定に動作する。
第１図は本発明のノンリニアプリエンファシス・デエン
ファシスシステムのブロック図、 第２図は第１図にお
けるノンリニア形プリエンファシス装置の等価ブロック
図、第３図は本発明の実施例のノンリニア形プリエンフ
ァシス回路およびノンリニア形デエンファシス装置の回
路構成図、第４図は第３図のバイパスフィルタおよび係
数乗算回路のアナログ回路構成例を示す図、第５図は第
３図のリミッタの特性図、第６図は第３図のノンリニア
形プリエンファシス装置およびノンリニア形デエンファ
シス装置の特性図、第７図は第３図のバイパスフィルタ
および係数乗算回路のディジタル回路構成例を示す図、
第８図〜第９図は従来のノンリニアプリエンファシス・
デエンファシスシステムの構成図、第１０図はリミタに
よって振幅が制限されることを示す図、第１１図は他の
従来のノンリニアプリエンファシス・デエンファシスシ
ステム構成図である。 （符号の説明） ・ノンリニア形信号増加手段。 ・第１の加算手段。 ・信号逓減手段、。 ・第２の加算手段。 ・ノンリニア信号逓減手段 ・減算手段。
ファシスシステムのブロック図、 第２図は第１図にお
けるノンリニア形プリエンファシス装置の等価ブロック
図、第３図は本発明の実施例のノンリニア形プリエンフ
ァシス回路およびノンリニア形デエンファシス装置の回
路構成図、第４図は第３図のバイパスフィルタおよび係
数乗算回路のアナログ回路構成例を示す図、第５図は第
３図のリミッタの特性図、第６図は第３図のノンリニア
形プリエンファシス装置およびノンリニア形デエンファ
シス装置の特性図、第７図は第３図のバイパスフィルタ
および係数乗算回路のディジタル回路構成例を示す図、
第８図〜第９図は従来のノンリニアプリエンファシス・
デエンファシスシステムの構成図、第１０図はリミタに
よって振幅が制限されることを示す図、第１１図は他の
従来のノンリニアプリエンファシス・デエンファシスシ
ステム構成図である。 （符号の説明） ・ノンリニア形信号増加手段。 ・第１の加算手段。 ・信号逓減手段、。 ・第２の加算手段。 ・ノンリニア信号逓減手段 ・減算手段。
Claims (1)
- 【特許請求の範囲】 １、原信号の所定の周波数以上の信号成分を周波数に応
じて所定の振幅まで増加させるノンリニア形信号増加手
段、該ノンリニア形信号増加手段の出力信号と原信号と
を加算する第１の加算手段、前記ノンリニア形信増加手
段のノンリニア信号増加特性の逆特性を有するノンリニ
ア形信号逓減手段、および、該信号逓減手段の出力信号
と原信号を加算する第２の加算手段を具備するノンリニ
ア形プリエンファシス装置。 ２、受信信号の所定の周波数以上の信号成分を周波数に
応じて所定の振幅まで逓減するノンリニア形信号逓減手
段、および、該信号逓減手段の出力信号を受信信号から
減じる減算手段を具備するノンリニア形デエンファシス
装置。 ３、原信号の所定の周波数以上の信号成分を周波数に応
じて所定の振幅まで増加させるノンリニア形信号増加手
段、該ノンリニア形信号増加手段の出力信号と原信号と
を加算する第１の加算手段、前記ノンリニア形信号増加
手段のノンリニア信号増加特性の逆特性を有する信号逓
減手段および該信号逓減手段の出力信号と原信号を加算
する第２の加算手段を具備するノンリニア形プリエンフ
ァシス装置、および、 信号伝送系統を介して前記ノンリニア形プリエンファシ
ス装置と対向して設けられ、前記ノンリニア形エンファ
シス装置の前記ノンリニア形信号増加手段におけるノン
リニア信号増加特性と逆特性を有し受信信号の所定の周
波数以上の信号成分を周波数に応じて所定の振幅まで逓
減するノンリニア形信号逓減手段および該信号逓減手段
の出力信号を受信信号から減じる減算手段を具備するノ
ンリニア形デエンファシス装置 を具備するノンリニアプリエンファシス・デエンファシ
スシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179695A JPH0468923A (ja) | 1990-07-09 | 1990-07-09 | ノンリニアプリエンファシス・デエンファシスシステム |
| US07/723,598 US5276403A (en) | 1990-07-09 | 1991-07-01 | Nonlinear preemphasis-deemphasis system |
| DE69128309T DE69128309T2 (de) | 1990-07-09 | 1991-07-08 | Nichtlineare Preemphasis-Deemphasis-Schaltungen |
| EP91306193A EP0466442B1 (en) | 1990-07-09 | 1991-07-08 | Non-linear preemphasis-deemphasis circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179695A JPH0468923A (ja) | 1990-07-09 | 1990-07-09 | ノンリニアプリエンファシス・デエンファシスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468923A true JPH0468923A (ja) | 1992-03-04 |
Family
ID=16070262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179695A Pending JPH0468923A (ja) | 1990-07-09 | 1990-07-09 | ノンリニアプリエンファシス・デエンファシスシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5276403A (ja) |
| EP (1) | EP0466442B1 (ja) |
| JP (1) | JPH0468923A (ja) |
| DE (1) | DE69128309T2 (ja) |
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- 1991-07-08 EP EP91306193A patent/EP0466442B1/en not_active Expired - Lifetime
- 1991-07-08 DE DE69128309T patent/DE69128309T2/de not_active Expired - Fee Related
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| EP0466442A2 (en) | 1992-01-15 |
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