JPH0470115A - パルス周期識別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、２種類の異なる周期のパルスを識別するパル
ス周期識別回路に関するものである。

従来の技術 従来の周期の異なる２種類の入力パルスの識別は第２図
に示すごとき構成が取られている。第２図において、１
１は入力端で、識別する入力パルスが入力される。１２
は単安定マルチバイブレータ（以下モノマルチと略記す
る）で、入力端１１からの入力パルスを受けて識別し、
ＣＲ時定数回路１３の抵抗とコンデンサの値で設定され
たパルス幅のパルスを出力する。１４はモノマルチで、
前段のモノマルチ１２の出力信号を受け、入力パルスに
応じた識別信号を保持し、出力端１６にＣＲ時定数回路
１５の抵抗とコンデンサの値で設定されたパルス幅のパ
ルスを出力する。

発明が解決しようとする課題 ところで、かかる構成において、モノマルチ１２の出力
パルス幅ｔｗは２種類の入力パルスのそれぞれの周期Ｔ
ｌ、Ｔ２　（ＴＩ＜Ｔ２）に対してＴ１くＴＷくＴ２　
　　　・・・（１）という関係を満たすようＣＲ時定数
回路１３はそのＣＲ時定数が設定される必要がある。し
かしながら、現実には、（１）式とは異なり、 ＴＩ＜７２＜ＴＷ　　　　・・・（２）　　　あるいは
、ＴＷ＜Ｔｌ＜１２　　　　　・・・（３）となる場合
がある。これはモノマルチ１２の時定数設定が不完全な
場合の誤動作であるが、Ｔ１とＴ２の差が小さい場合に
はＣＲ時定数回路１３のＣＲ時定数のバラツキや温度ド
リフトなどにより、現実的にＴＷを設定することが非常
に困難である。

本発明はこのような問題に基づき、簡潔な構成をもって
、その欠点を解消し得るパルス周期識別回路を提供する
ことを目的とするものである。

課題を解決するための手段 上記課題を解決するために本発明のパルス周期識別回路
は、２種類の異なった周期のパルスを識別する場合にお
いて、Ｘ進数の計数回路でパルス間クロックを計数する
ことにより、パルス間クロック数をＸで割った場合の余
り数Ｙを得、Ｙにより識別することを特徴としたもので
ある。

作用 本発明は上記した構成により、Ｘ進数の計数回路を使用
することでパルス間クロック数をｘｔＪ＋１った余り数
Ｙにより簡単に識別することができ、したがって計数回
路の規模を小さくすることができ、回路構成も簡潔にで
きる。しかも従来のように時定数回路を必要としないた
め、従来の場合の定数のバラツキによる誤動作は生じな
い。

実施例 以下本発明の一実施例のパルス周期識別回路について、
図面を参照しながら説明する。

第１図は本発明の一実施例におけるパルス周期識別回路
の構成を示すブロック図である。第１図において、１は
入力パルスが加えられる入力端、２は入力パルスより周
期の短いクロックが加えられるクロック端である。３は
入力回路を構成するフリップフロップ（以下ＦＦという
）で、入力端１からの入力パルスがＤ入力に加えられ、
クロック端２からのクロックがＣＫ大入力加えられる。

４はＸ進数のカウンタよりなる計数回路で、ＣＫ大入力
クロック端２からのクロックが反転器８を介して加えら
れ、ＣＬＲ入力にＦＦ３のＱ出力か反転器９を介して入
力され、ＦＦ３でラッチされた信号によりリセットが制
御されることにより、入力パルス間のクロックを計数し
、これによりパルス間クロック数を定数Ｘで割った場合
の余り数Ｙを得、これを入力パルスに対応する信号と（
７て出力するものであり、通常順序回路を用いて構成さ
れる。５はデコーダで、計数回路４が出力する余り数Ｙ
を入力し、入力パルスに応じた識別信号として出力する
ものであり、通常論理回路を用いて構成されるが、場合
により計数回路４の出力をそのまま識別として使用する
場合もこれに含む。

６は記憶回路を構成するＦＦで、ＦＦ３でラッチされた
信号をクロックとして識別信号を保持し、出力端７に出
力する。

入力端１からＦＦ３に入力された入力パルスはクロック
端２からＦＦ３に入力されたクロックにより、ＦＦ３で
ラッチされ、計数回路はＦＦ３でラッチされた信号によ
りリセットが制御されることによって入力パルス間のタ
ロツクを計数する。

このとき、Ｘ進数の計数回路４はクロックによるパルス
間隔の計数値に対して定数Ｘを除数とし、て桁上がりを
し、余った余り数Ｙを出力する。デコーダ５は計数回路
４が出力する余り数Ｙを入力し、入力パルスに応じた識
別信号を出力する。このとき、計数回路４の出力をその
まま識別信号として使用する場合も含まれる。この識別
信号はＦＦ３でラッチされた信号をクロックとしてＦＦ
６において保持され、出力端７から出力される。

発明の効果 以上のように本発明によれば、ＣＲ時定数回路を必要と
する従来のように素子のバラツキを考慮しなくて良いた
め設計が容易であり、温度変化、電源電圧変動にも安定
である。しかも、計数回路の規模も最小で良く簡潔な回
路構成でできる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるパルス周期識別回路
のブロック図、第２図は従来のパルス周期識別回路のブ
ロック図である。 １・・・入力端、２・・・クロック端、３・・・ＦＦ、
４・・・計数回路、５・・・デコーダ、６・・・ＦＦ０
代理人　　　森　　本　　義　　弘

Claims (1)

【特許請求の範囲】
1. １、入力パルスをラッチする入力回路と、入力パルスの
   パルス間隔を入力パルスより周期の短いクロックで計数
   するとともに、上記入力回路にてラッチされた出力信号
   によりリセットが制御され、周期の異なる２種類の入力
   パルスの上記クロックによるパルス間隔の計数値に対し
   て定数Ｘで割った余り数Ｙを出力するＸ進数の計数回路
   と、上記計数回路の出力信号を受け上記入力パルスに対
   応する識別信号を出力する理論回路と、上記識別信号を
   保持する記憶回路とを備えたパルス周期識別回路。