JPH0471209B2 - - Google Patents
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- Publication number
- JPH0471209B2 JPH0471209B2 JP59035919A JP3591984A JPH0471209B2 JP H0471209 B2 JPH0471209 B2 JP H0471209B2 JP 59035919 A JP59035919 A JP 59035919A JP 3591984 A JP3591984 A JP 3591984A JP H0471209 B2 JPH0471209 B2 JP H0471209B2
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- control
- information
- storage device
- ram
- Prior art date
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- Manipulation Of Pulses (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は波形発生制御装置に係り、特に、複雑
且つ高速な波形の発生を中央処理装置（以下
CPUと称する）を介在させずに行うことにより
CPUの処理能力を低下させることなく実現する
波形発生制御装置に関する。
且つ高速な波形の発生を中央処理装置（以下
CPUと称する）を介在させずに行うことにより
CPUの処理能力を低下させることなく実現する
波形発生制御装置に関する。
技術の背景
例えばメカトロニクス制御等においては、10マ
イクロ秒といつた狭いパルス幅のパルスを複雑に
組合わせた波形が要求される。このように高速か
つ複雑な波形をマイクロコンピユータにより発生
させる場合、CPUの制御によつて発生させるこ
とは命令数が多くなり過ぎて極めて困難である。
イクロ秒といつた狭いパルス幅のパルスを複雑に
組合わせた波形が要求される。このように高速か
つ複雑な波形をマイクロコンピユータにより発生
させる場合、CPUの制御によつて発生させるこ
とは命令数が多くなり過ぎて極めて困難である。
従来技術と問題点
従来、制御及び演算機能を搭載した装置、例え
ばマイクロプロセツサをそのCPUとして使用す
る制御装置には、高速の波形の発生のためにプロ
グラマブルタイマと称する汎用周辺LSI（例えば
インテル社i8253，8254、モトローラ社MC6840
等）が用いられて波形発生制御が行われている。
このプログラマブルタイマは種々のモードを持
ち、例えばオートロードタイマの機能を利用すれ
ば任意のデユーテイのパルスの発生が可能であ
る。
ばマイクロプロセツサをそのCPUとして使用す
る制御装置には、高速の波形の発生のためにプロ
グラマブルタイマと称する汎用周辺LSI（例えば
インテル社i8253，8254、モトローラ社MC6840
等）が用いられて波形発生制御が行われている。
このプログラマブルタイマは種々のモードを持
ち、例えばオートロードタイマの機能を利用すれ
ば任意のデユーテイのパルスの発生が可能であ
る。
しかしながら、上記プログラマブルタイマを用
いた波形発生制御では、少し複雑な波形制御、例
えば４マイクロ秒周期のパルスを10個出力する場
合にも、パルス数を計数するために外部にカウン
タ回路を設ける必要があるので、汎用性に欠け且
つ高価格になるという問題がある。又、例えば音
を出すために少し波形周期を変化させたり、不規
則な波形を出力するためには、その都度CPUに
より上記プログラマブルタイマ内の制御レジスタ
のデータを設定し直す必要があるので、CPUの
処理能力が低下するという問題もある。
いた波形発生制御では、少し複雑な波形制御、例
えば４マイクロ秒周期のパルスを10個出力する場
合にも、パルス数を計数するために外部にカウン
タ回路を設ける必要があるので、汎用性に欠け且
つ高価格になるという問題がある。又、例えば音
を出すために少し波形周期を変化させたり、不規
則な波形を出力するためには、その都度CPUに
より上記プログラマブルタイマ内の制御レジスタ
のデータを設定し直す必要があるので、CPUの
処理能力が低下するという問題もある。
発明の目的
本発明の目的は、上記従来技術における問題に
かんがみ、汎用性があり、低価格で、且つCPU
の処理能力の低下を招かずに高速で複雑な波形を
発生できる波形発生制御装置を提供することにあ
る。
かんがみ、汎用性があり、低価格で、且つCPU
の処理能力の低下を招かずに高速で複雑な波形を
発生できる波形発生制御装置を提供することにあ
る。
発明の構成
上記の目的を達成するために、本発明によつて
提供されるものは、制御及び演算機能を搭載した
中央処理装置、及び時間と共に変化する電圧波形
を発生する波形発生装置を具備する制御装置にお
いて、中央処理装置により、発生すべき波形のパ
ルス幅の値及びパルス間隔の値からなる波形情報
及びこの波形情報の読み出し方を制御するための
制御情報が書き込まれる書込み／読出し可能な記
憶装置、及び記憶装置に記憶されている制御情報
を読み出してデコードすることにより、中央処理
装置の制御と無関係に記憶装置の読出しアドレス
を決定し、波形発生装置は、記憶装置制御回路に
より読出しアドレスを用いて記憶装置から読出さ
れた波形情報に基づいて波形を発生するようにし
たことを特徴とする波形発生装置である。
提供されるものは、制御及び演算機能を搭載した
中央処理装置、及び時間と共に変化する電圧波形
を発生する波形発生装置を具備する制御装置にお
いて、中央処理装置により、発生すべき波形のパ
ルス幅の値及びパルス間隔の値からなる波形情報
及びこの波形情報の読み出し方を制御するための
制御情報が書き込まれる書込み／読出し可能な記
憶装置、及び記憶装置に記憶されている制御情報
を読み出してデコードすることにより、中央処理
装置の制御と無関係に記憶装置の読出しアドレス
を決定し、波形発生装置は、記憶装置制御回路に
より読出しアドレスを用いて記憶装置から読出さ
れた波形情報に基づいて波形を発生するようにし
たことを特徴とする波形発生装置である。
発明の実施例
以下、本発明の実施例を図面によつて説明す
る。
る。
第１図は本発明の一実施例による波形発生制御
装置を示すブロツク回路図である。同図におい
て、１は制御及び演算機能を搭載したCPU、２
は時間と共に変化する電圧を発生する波形発生回
路、３はランダムアクセスメモリ（RAM）、４
はRAM制御回路である。RAM３にはCPU１に
より予め波形情報とこの波形情報を制御する制御
情報が書込まれている。これらの情報のRAM３
への書込みはRAM制御回路４を介して行つても
よいし、図示点線のバス５を介してCPU１から
直接書込んでもよい。いずれにしても、RAM３
に上記情報が一担書込まれた後は、更新のために
再書込みする時以外はRAM３及びRAM制御回
路４がCPU１により制御されることはない。
RAM制御回路４は、RAM３からバス６を介し
て制御情報を読出し、その制御情報をデコードし
てRAM３から波形情報を読出すための読出しア
ドレスを決定する。決定された読出しアドレスは
バス７を介してRAM３に与えられ、それにより
波形情報が読出されてRAM制御回路４及び波形
発生回路２に入力される。RAM制御回路４は受
け取つた波形情報と既に格納されている制御情報
とから、次の読出しアドレスを決定し、こうして
読出しが続行される。波形発生回路２は受け取つ
た波形情報に基づいてハイレベル又はローレベル
の信号すなわちパルス列を送出する。
装置を示すブロツク回路図である。同図におい
て、１は制御及び演算機能を搭載したCPU、２
は時間と共に変化する電圧を発生する波形発生回
路、３はランダムアクセスメモリ（RAM）、４
はRAM制御回路である。RAM３にはCPU１に
より予め波形情報とこの波形情報を制御する制御
情報が書込まれている。これらの情報のRAM３
への書込みはRAM制御回路４を介して行つても
よいし、図示点線のバス５を介してCPU１から
直接書込んでもよい。いずれにしても、RAM３
に上記情報が一担書込まれた後は、更新のために
再書込みする時以外はRAM３及びRAM制御回
路４がCPU１により制御されることはない。
RAM制御回路４は、RAM３からバス６を介し
て制御情報を読出し、その制御情報をデコードし
てRAM３から波形情報を読出すための読出しア
ドレスを決定する。決定された読出しアドレスは
バス７を介してRAM３に与えられ、それにより
波形情報が読出されてRAM制御回路４及び波形
発生回路２に入力される。RAM制御回路４は受
け取つた波形情報と既に格納されている制御情報
とから、次の読出しアドレスを決定し、こうして
読出しが続行される。波形発生回路２は受け取つ
た波形情報に基づいてハイレベル又はローレベル
の信号すなわちパルス列を送出する。
第２図ａは本発明の一実施例により得られるパ
ルス列を示す図、第２図ｂは第２図ａのパルス列
を得るためにRAM３に格納された情報を模式的
に示す図である。第２図ａ，ｂに示した例では、
RAM制御回路４はRAM３の１つの番地に格納
された値をカウントダウンして０になると自動的
に次の番地から値をロードしてカウントするとい
う制御を行うものとする。第２図ａに示す如く、
10マイクロ秒の幅のパルスを50マイクロ秒間隔で
４回出力して１周期とする信号のｎ周期目と（ｎ
＋１）周期目の間は（100＋10×ｎ）マイクロ秒
の間隔とする波形制御を行うとすると、第２図ｂ
に示す如く、RAM３には、10，50，10，50，
10，50，10，110，…のように波形情報を記憶さ
せておけばよい。この場合、制御情報としては、
上記の制御を行わせる情報ＣをRAM３に格納し
ておき、RAM制御回路４が情報Ｃをデコードす
ることにより、波形情報をカウントダウンして次
の番地の波形情報をロードするという上記制御を
行う。
ルス列を示す図、第２図ｂは第２図ａのパルス列
を得るためにRAM３に格納された情報を模式的
に示す図である。第２図ａ，ｂに示した例では、
RAM制御回路４はRAM３の１つの番地に格納
された値をカウントダウンして０になると自動的
に次の番地から値をロードしてカウントするとい
う制御を行うものとする。第２図ａに示す如く、
10マイクロ秒の幅のパルスを50マイクロ秒間隔で
４回出力して１周期とする信号のｎ周期目と（ｎ
＋１）周期目の間は（100＋10×ｎ）マイクロ秒
の間隔とする波形制御を行うとすると、第２図ｂ
に示す如く、RAM３には、10，50，10，50，
10，50，10，110，…のように波形情報を記憶さ
せておけばよい。この場合、制御情報としては、
上記の制御を行わせる情報ＣをRAM３に格納し
ておき、RAM制御回路４が情報Ｃをデコードす
ることにより、波形情報をカウントダウンして次
の番地の波形情報をロードするという上記制御を
行う。
第２図ａに示した制御を従来のプログラマブル
タイマで行うためには、外部にゲート信号のハー
ドウエアロジツクを付加したり、レジスタに頻繁
にアクセスを行う必要があり、CPU負荷が増大
してCPU１の効率が落ち、CPUが他の用途にも
使われている場合には、10マイクロ秒のパルス幅
の如き高速の波形の発生が不可能になることがあ
る。
タイマで行うためには、外部にゲート信号のハー
ドウエアロジツクを付加したり、レジスタに頻繁
にアクセスを行う必要があり、CPU負荷が増大
してCPU１の効率が落ち、CPUが他の用途にも
使われている場合には、10マイクロ秒のパルス幅
の如き高速の波形の発生が不可能になることがあ
る。
第３図は本発明の他の実施例によるRAM３の
内容を示す図である。第３図においては、より複
雑な制御情報がRAM３に格納されている。すな
わち、第３図の例では、RAM制御回路４が
LOOP ４ AND JUMP Ａという制御情報をデ
コードすることにより、波形情報Ｈ＝10とＬ＝50
を４回読出して10マイクロ秒の幅のパルスを50マ
イクロ秒間隔で４回出力し、次いでＡ番地にジヤ
ンプしてＨ＝０とＬ＝60を読出して60マイクロ秒
の間隔をあけ、次にLOOP ４ AND JUMP Ｂ
という制御情報をデコードすることによりＨ＝10
とＬ＝50を４回読出して10マイクロ秒の幅のパル
スを50マイクロ秒間隔で４回出力し、次にＢ番地
にジヤンプして70マイクロ秒の間隔をあけるとい
う波形の発生制御が行われる。
内容を示す図である。第３図においては、より複
雑な制御情報がRAM３に格納されている。すな
わち、第３図の例では、RAM制御回路４が
LOOP ４ AND JUMP Ａという制御情報をデ
コードすることにより、波形情報Ｈ＝10とＬ＝50
を４回読出して10マイクロ秒の幅のパルスを50マ
イクロ秒間隔で４回出力し、次いでＡ番地にジヤ
ンプしてＨ＝０とＬ＝60を読出して60マイクロ秒
の間隔をあけ、次にLOOP ４ AND JUMP Ｂ
という制御情報をデコードすることによりＨ＝10
とＬ＝50を４回読出して10マイクロ秒の幅のパル
スを50マイクロ秒間隔で４回出力し、次にＢ番地
にジヤンプして70マイクロ秒の間隔をあけるとい
う波形の発生制御が行われる。
いずれの実施例でも、RAM３に一担波形情報
及び制御情報が格納された後は、CPUは波形の
発生制御に関与しないことに着目される。従つ
て、CPUが他の用途に使用されている場合でも
10マイクロ秒の幅の狭いパルスを得ることができ
る。また、複雑な波形制御を行う場合でも新たに
外部カウンタ回路やハードウエアロジツクを付加
する必要はない。
及び制御情報が格納された後は、CPUは波形の
発生制御に関与しないことに着目される。従つ
て、CPUが他の用途に使用されている場合でも
10マイクロ秒の幅の狭いパルスを得ることができ
る。また、複雑な波形制御を行う場合でも新たに
外部カウンタ回路やハードウエアロジツクを付加
する必要はない。
本発明は上述の実施例に限られるものではな
く、RAM３に所望の制御情報及び所望の波形情
報を格納することにより様々の波形制御が可能と
なる。
く、RAM３に所望の制御情報及び所望の波形情
報を格納することにより様々の波形制御が可能と
なる。
発明の効果
以上説明したように、本発明によれば、汎用性
があり、低価格で、且つCPUの処理能力の低下
を招かずに高速で複雑な波形を発生できる波形発
生制御装置が得られる。
があり、低価格で、且つCPUの処理能力の低下
を招かずに高速で複雑な波形を発生できる波形発
生制御装置が得られる。
第１図は本発明の一実施例による波形発生制御
装置を示すブロツク回路図、第２図ａは本発明の
一実施例により得られるパルス列を示す図、第２
図ｂは第２図ａのパルス列を得るためにRAMに
格納された情報を模式的に示す図、第３図は本発
明の他の実施例によるRAMの内容を示す図であ
る。 １…中央処理装置、２…波形発生回路、３…記
憶装置、４…記憶装置制御回路。
装置を示すブロツク回路図、第２図ａは本発明の
一実施例により得られるパルス列を示す図、第２
図ｂは第２図ａのパルス列を得るためにRAMに
格納された情報を模式的に示す図、第３図は本発
明の他の実施例によるRAMの内容を示す図であ
る。 １…中央処理装置、２…波形発生回路、３…記
憶装置、４…記憶装置制御回路。
Claims (1)
- １ 制御及び演算機能を搭載した中央処理装置、
及び時間と共に変化する電圧波形を発生する波形
発生装置を具備する制御装置において、該中央処
理装置により、発生すべき波形のパルス幅の値及
びパルス間隔の値からなる波形情報及び該波形情
報の読み出し方を制御するための制御情報が書き
込まれる書込み／読出し可能な記憶装置、及び該
記憶装置に記憶されている該制御情報を読み出し
でデコードすることにより、該中央処理装置の制
御と無関係に該記憶装置の読出しアドレスを決定
し、該波形発生装置は、該記憶装置制御回路によ
り該読出しアドレスを用いて該記憶装置から読出
された波形情報に基づいて波形を発生するように
したことを特徴とする波形発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3591984A JPS60181810A (ja) | 1984-02-29 | 1984-02-29 | 波形発生制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3591984A JPS60181810A (ja) | 1984-02-29 | 1984-02-29 | 波形発生制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181810A JPS60181810A (ja) | 1985-09-17 |
| JPH0471209B2 true JPH0471209B2 (ja) | 1992-11-13 |
Family
ID=12455438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3591984A Granted JPS60181810A (ja) | 1984-02-29 | 1984-02-29 | 波形発生制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181810A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58774A (ja) * | 1981-06-25 | 1983-01-05 | Toshiba Corp | 高速パタ−ン発生器 |
-
1984
- 1984-02-29 JP JP3591984A patent/JPS60181810A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60181810A (ja) | 1985-09-17 |
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