JPS60181810A - 波形発生制御装置 - Google Patents
波形発生制御装置Info
- Publication number
- JPS60181810A JPS60181810A JP3591984A JP3591984A JPS60181810A JP S60181810 A JPS60181810 A JP S60181810A JP 3591984 A JP3591984 A JP 3591984A JP 3591984 A JP3591984 A JP 3591984A JP S60181810 A JPS60181810 A JP S60181810A
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- information
- control
- circuit
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrophonic Musical Instruments (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は波形発生制御装置に係り、特に、複雑且つ高速
な波形の発生を中央処理装置（以下ＣＰＵと称する）を
介在させずに行うことによりＣＰＵの処理能力を低下さ
せることなく実現する波形発生制御装置に関する。
な波形の発生を中央処理装置（以下ＣＰＵと称する）を
介在させずに行うことによりＣＰＵの処理能力を低下さ
せることなく実現する波形発生制御装置に関する。
技術の背景
例えばメカトロニクス制御等においては、１０マイクロ
秒といった狭いパルス幅の・ぞルスを接部に組合わせた
波形が要求される。このように高速かつ複雑な波形をマ
イクロコンビーータにより発生させる場合、ＣＰＵの制
御によって発生させることは命令数が多くなシ過ぎて極
めて困難である。
秒といった狭いパルス幅の・ぞルスを接部に組合わせた
波形が要求される。このように高速かつ複雑な波形をマ
イクロコンビーータにより発生させる場合、ＣＰＵの制
御によって発生させることは命令数が多くなシ過ぎて極
めて困難である。
従来技術と問題点
従来、制御及び演算機能を搭載した装置、例えばマイク
ロプロセッサをそのＣＰＵとして使用する制御装置には
、高速の波形の発生のためにプログラマブルタイマと称
する汎用周辺ＬＳＩ（例えばインテル社１８２５３．８
２５４．モトローラ社ＭＣ６８４０等）が用いられて波
形発生制御が行われている。このプログラマブルタイマ
は種々のモードを持ち、例えばオートロードタイマの機
能を利用すれば任意のデー−ティのパルスの発生が可能
である。
ロプロセッサをそのＣＰＵとして使用する制御装置には
、高速の波形の発生のためにプログラマブルタイマと称
する汎用周辺ＬＳＩ（例えばインテル社１８２５３．８
２５４．モトローラ社ＭＣ６８４０等）が用いられて波
形発生制御が行われている。このプログラマブルタイマ
は種々のモードを持ち、例えばオートロードタイマの機
能を利用すれば任意のデー−ティのパルスの発生が可能
である。
しかしに′から、上記プログラマブルタイマヲ用いた波
形発生制御では、少し複雑な波形制御、例えば４マイク
ロ秒周期のパルスを１０個出力する場合にも、・９ルス
数を割数するために外部にカウンク回路を設ける必襞が
あるので、汎用性に欠は且つ高価イ１）になるという問
題がある。又、例えばｉ′１を出すグζめに少し波形周
期を変化させたり、不規則；り波形を出力するためには
、その都度ＣＰＵにより」二６己ン°ログラマフ゛ルタ
イマ内の制御レジスタのデータを設定し直す必要がある
ので、ＣＰＵの処理能力が１氏Ｆするという問題もある
。
形発生制御では、少し複雑な波形制御、例えば４マイク
ロ秒周期のパルスを１０個出力する場合にも、・９ルス
数を割数するために外部にカウンク回路を設ける必襞が
あるので、汎用性に欠は且つ高価イ１）になるという問
題がある。又、例えばｉ′１を出すグζめに少し波形周
期を変化させたり、不規則；り波形を出力するためには
、その都度ＣＰＵにより」二６己ン°ログラマフ゛ルタ
イマ内の制御レジスタのデータを設定し直す必要がある
ので、ＣＰＵの処理能力が１氏Ｆするという問題もある
。
発明の目的
本発明の目的は、上記従来技術における問題にかんがみ
、Ｊｔ用性があシ、低価格で、且っＣＰＵの処理能力の
低下を招かずに高速で複雑な波形を発生できる波形発生
制御装置を提供することにある。
、Ｊｔ用性があシ、低価格で、且っＣＰＵの処理能力の
低下を招かずに高速で複雑な波形を発生できる波形発生
制御装置を提供することにある。
発明の購成
上記の目的を達成するために、本発明によって提供され
るものは、ＣＰＵと波形発生装置（タイマ装置）の他に
書込み／読出し可能な記憶装置（ＲＡＭ ）と記憶装置
制御回路とを備えた波形発生制御装置である。ＲＡＭに
はＣＰＵによシ波形情報とこの波形情報を制御する制御
情報が１込まれる。
るものは、ＣＰＵと波形発生装置（タイマ装置）の他に
書込み／読出し可能な記憶装置（ＲＡＭ ）と記憶装置
制御回路とを備えた波形発生制御装置である。ＲＡＭに
はＣＰＵによシ波形情報とこの波形情報を制御する制御
情報が１込まれる。
記憶装置制御回路は、記憶装置に記憶されている制御情
報に基づいて、ＣＰＵの制御と無関係に記憶装置の読出
しアドレスを決定して波形情報を読出し、波形発生装置
に与える。
報に基づいて、ＣＰＵの制御と無関係に記憶装置の読出
しアドレスを決定して波形情報を読出し、波形発生装置
に与える。
発明の実施例
以下、本発明の実施例を図面によって説明する。
第１図は本発明の一実施例による波形発生制御装置を示
すブロック回路図である。同図において、１は制御及び
演算機能を搭載したＣＰＵ、２は時間と共に変化する電
圧を発生する波形発生回路、３はランダムアクセスメモ
リ（ＲＡＭ）、４はＲＡＭ制御回路である。ＲＡＭ ３
にはＣＰＵＩにより予め波形情報とこの波形情報を制御
する制御情報が書込まれている。これらの情報のＲＡＭ
３への書込みはＲＡＭ制御回路４を介して行ってもよ
いし、図示点線のパス５を介してＣＰＵ ｌから直接書
込んでもよい。いずれにしても、ＲＡＭ ３に上記情報
が一担書込まれた後は、更新のために再書込みする時以
外はＲＡＭ ３及びＲＡＭ制御回路４がＣＰＵ １によ
シ制御されることはない。ＲＡＭ制御回路４は、ＲＡＭ
３からパス６を介して制御情報を読出し、その制御情報
をプ゛コードしてＲＡＭ３から波形情報を読出すための
読出しアドレスを決定する。決定された読出しアドレス
はパス７を介してＲＡＭ ３に与えられ、それにより波
形情報が読出されてＲＡＭ制御回路４及び波形発生回路
２に入力される。ＲＡＭ制御回路４は受け取った波形情
報と既に格納されている制御情報とから、次の読出しア
ドレスを決定し、こうして読出しが続行される。波形発
生回路２は受け取った波形情報に基づいてノ・イレベル
又はローレベルの信号すなわちパルス列を送出する。
すブロック回路図である。同図において、１は制御及び
演算機能を搭載したＣＰＵ、２は時間と共に変化する電
圧を発生する波形発生回路、３はランダムアクセスメモ
リ（ＲＡＭ）、４はＲＡＭ制御回路である。ＲＡＭ ３
にはＣＰＵＩにより予め波形情報とこの波形情報を制御
する制御情報が書込まれている。これらの情報のＲＡＭ
３への書込みはＲＡＭ制御回路４を介して行ってもよ
いし、図示点線のパス５を介してＣＰＵ ｌから直接書
込んでもよい。いずれにしても、ＲＡＭ ３に上記情報
が一担書込まれた後は、更新のために再書込みする時以
外はＲＡＭ ３及びＲＡＭ制御回路４がＣＰＵ １によ
シ制御されることはない。ＲＡＭ制御回路４は、ＲＡＭ
３からパス６を介して制御情報を読出し、その制御情報
をプ゛コードしてＲＡＭ３から波形情報を読出すための
読出しアドレスを決定する。決定された読出しアドレス
はパス７を介してＲＡＭ ３に与えられ、それにより波
形情報が読出されてＲＡＭ制御回路４及び波形発生回路
２に入力される。ＲＡＭ制御回路４は受け取った波形情
報と既に格納されている制御情報とから、次の読出しア
ドレスを決定し、こうして読出しが続行される。波形発
生回路２は受け取った波形情報に基づいてノ・イレベル
又はローレベルの信号すなわちパルス列を送出する。
第２図（、）は本発明の一実施例により得られるパルス
列を示す図、第２図（ｂ）は第２図（、）のパルス列を
得るためにＲＡＭ ３に格納された情報を模式的に示す
回である。第２図（ａ） 、 （ｂ）に示しだ例では、
ＲＡＭ制御回路４はＲＡＭ ３の１つの番地に格納され
た値をカウントダウンして０になると自動的に次の番地
から値をロードしてカウントするという制御を行うもの
とする。第２図（ａ）に示す如く、１０マイクロ秒の幅
のパルスを５０マイクロ秒間隔で４回出力して１周期と
する信号のｎ周期目と（ｎ＋１）周期目の間は（１００
＋１０″Ｘｎ）？イクロ秒の間隔とする波形制御を行う
とすると、第２図（ｂ）に示す如く、ＲＡＭ ３には、
１０，５０゜１０．５０，１０，５０，１０，１１０．
・・・のように波形情報を記憶させておけばよい。この
場合、制御情報としては、上記の制御を行わせる情報Ｃ
をＲＡＭ ３に格納しておき、ＲＡＭ制御回路４が情報
Ｃをデコードすることにより、波形性報をカウントダウ
ンして次の番地の波形情報をロードするという上記制御
を行う。
列を示す図、第２図（ｂ）は第２図（、）のパルス列を
得るためにＲＡＭ ３に格納された情報を模式的に示す
回である。第２図（ａ） 、 （ｂ）に示しだ例では、
ＲＡＭ制御回路４はＲＡＭ ３の１つの番地に格納され
た値をカウントダウンして０になると自動的に次の番地
から値をロードしてカウントするという制御を行うもの
とする。第２図（ａ）に示す如く、１０マイクロ秒の幅
のパルスを５０マイクロ秒間隔で４回出力して１周期と
する信号のｎ周期目と（ｎ＋１）周期目の間は（１００
＋１０″Ｘｎ）？イクロ秒の間隔とする波形制御を行う
とすると、第２図（ｂ）に示す如く、ＲＡＭ ３には、
１０，５０゜１０．５０，１０，５０，１０，１１０．
・・・のように波形情報を記憶させておけばよい。この
場合、制御情報としては、上記の制御を行わせる情報Ｃ
をＲＡＭ ３に格納しておき、ＲＡＭ制御回路４が情報
Ｃをデコードすることにより、波形性報をカウントダウ
ンして次の番地の波形情報をロードするという上記制御
を行う。
第２図（、）に示した制御を従来のプログラマブルタイ
マで行うためには、外部にダート信号のノ・−ドウエア
ロシックを付加したシ、レジスタに頻繁にアクセスを行
う必要があシ、ＣＰＵ負荷が増大してＣＰＵ１の効率が
落ち、ＣＰＵが他の用途にも使われている場合には、１
０マイクロ秒のパルス幅の如き高速の波形の発生が不可
能になることがある。
マで行うためには、外部にダート信号のノ・−ドウエア
ロシックを付加したシ、レジスタに頻繁にアクセスを行
う必要があシ、ＣＰＵ負荷が増大してＣＰＵ１の効率が
落ち、ＣＰＵが他の用途にも使われている場合には、１
０マイクロ秒のパルス幅の如き高速の波形の発生が不可
能になることがある。
第３図は本発明の他の実施例によるＲＡＭ ３の内容を
示す図である。第３図においては、よシ複雑な制御情報
がＲＡＭ ３に格納されている。すなわち、第３図の例
では、ＲＡＭ制御回路４がＬＯ６Ｐ ４ ＡＮＤＪＵＭ
Ｐ Ａという制御情報をデコードするととにより、波形
情報Ｈ−１０とＬ＝５０を４回読出して１０マイクロ秒
の幅のパルスを５０マイクロ秒間隔で４回出力し、次い
でＡ番地にジャンプしてＨ＝０とＬ＝６０を読出して６
０マイクロ秒の間隔をあけ、次にＬＯＯＰ ４ ＡＮＤ
ＪＵＭＰ Ｂという制御情報をデコードすることによ
ｐＨ＝１０とＬ＝５０を４回読出して１０マイクロ秒の
幅のパルスを５０マイクロ秒間隔で４回出力し、次にＢ
番地にジャンプして７０マイクロ秒の間隔をあけるとい
う波形の発生制御が行われる。
示す図である。第３図においては、よシ複雑な制御情報
がＲＡＭ ３に格納されている。すなわち、第３図の例
では、ＲＡＭ制御回路４がＬＯ６Ｐ ４ ＡＮＤＪＵＭ
Ｐ Ａという制御情報をデコードするととにより、波形
情報Ｈ−１０とＬ＝５０を４回読出して１０マイクロ秒
の幅のパルスを５０マイクロ秒間隔で４回出力し、次い
でＡ番地にジャンプしてＨ＝０とＬ＝６０を読出して６
０マイクロ秒の間隔をあけ、次にＬＯＯＰ ４ ＡＮＤ
ＪＵＭＰ Ｂという制御情報をデコードすることによ
ｐＨ＝１０とＬ＝５０を４回読出して１０マイクロ秒の
幅のパルスを５０マイクロ秒間隔で４回出力し、次にＢ
番地にジャンプして７０マイクロ秒の間隔をあけるとい
う波形の発生制御が行われる。
いずれの実施例でも、ＲＡＭ３に一担波形情報及び制御
情報が格納された後は、ＣＰＵは波形の発生制御に関与
しないことに着目される。従って、ＣＰＵが他の用途に
使用されている場合でもＩＯマイクロ秒の幅の狭いパル
スを得ることができる。
情報が格納された後は、ＣＰＵは波形の発生制御に関与
しないことに着目される。従って、ＣＰＵが他の用途に
使用されている場合でもＩＯマイクロ秒の幅の狭いパル
スを得ることができる。
また、複雑な波形制御を行う場合でも新たに外部カウン
タ回路やハードウニアロノックを伺加する必要はない。
タ回路やハードウニアロノックを伺加する必要はない。
本発明は上述の実施例に限られるものではなく、ＲＡＭ
３に所望の制御情報及び所望の波形情報を格納するこ
とにより様々の波形制御が可能となる。
３に所望の制御情報及び所望の波形情報を格納するこ
とにより様々の波形制御が可能となる。
発明の詳細
な説明したように、本発明によれば、汎用性があシ、低
価格で、且つＣＰＵの処理能力の低下を招かずに高速で
複雑な波形を発生できる波形発生制御装置が得られる。
価格で、且つＣＰＵの処理能力の低下を招かずに高速で
複雑な波形を発生できる波形発生制御装置が得られる。
第１図は本発明の一実施例による波形発生制御装置を示
すブロック回路図、第２図（＆）は本発明の一実施例に
より得られるパルス列を示す図、第２図（ｂ）は第２図
（、）の・ぐルス列を得るためにＲＡＭに格納された情
報を模式的に示す図、第３図は本発明の他の実施例によ
るＲＡＭの内容を示す図である。 １・・・中央処理装置、２・・・波形発生回路、３・・
・記憶装置、４・・・記憶装置制御回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 １コ 昭 之 一１Ｊ２図 （０）
すブロック回路図、第２図（＆）は本発明の一実施例に
より得られるパルス列を示す図、第２図（ｂ）は第２図
（、）の・ぐルス列を得るためにＲＡＭに格納された情
報を模式的に示す図、第３図は本発明の他の実施例によ
るＲＡＭの内容を示す図である。 １・・・中央処理装置、２・・・波形発生回路、３・・
・記憶装置、４・・・記憶装置制御回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 １コ 昭 之 一１Ｊ２図 （０）
Claims (1)
- １、 １ｉｉｌｌ仰及び１ｉｉｔ ｊ’ｉ機能を搭載し
た中央処理装置、及び時間と共に変化する電圧を発生す
る波形発生装置を具備する制御装置において、該中央処
理装置により波形情報及び該波形情報を制御するだめの
制御情報が書込まれる書込み／読出し可能な記憶装置、
及び該記憶装置に記憶されている該制御情報に基づいて
、該中央処理装置のＩＨ制御と無関係に該記憶装置の読
出しアドレスを決定し、該波形情報を読出す記憶装置制
御回路を更に具備し、該記憶ＡＡ、置装御回路によシ該
記憶装置から読出された波形情報を該波形発生装置に与
えるようにしたことを特徴とする波形発生制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3591984A JPS60181810A (ja) | 1984-02-29 | 1984-02-29 | 波形発生制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3591984A JPS60181810A (ja) | 1984-02-29 | 1984-02-29 | 波形発生制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181810A true JPS60181810A (ja) | 1985-09-17 |
| JPH0471209B2 JPH0471209B2 (ja) | 1992-11-13 |
Family
ID=12455438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3591984A Granted JPS60181810A (ja) | 1984-02-29 | 1984-02-29 | 波形発生制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181810A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58774A (ja) * | 1981-06-25 | 1983-01-05 | Toshiba Corp | 高速パタ−ン発生器 |
-
1984
- 1984-02-29 JP JP3591984A patent/JPS60181810A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58774A (ja) * | 1981-06-25 | 1983-01-05 | Toshiba Corp | 高速パタ−ン発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471209B2 (ja) | 1992-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3647889B2 (ja) | 改良された外部メモリアクセス制御システム | |
| JPH01267896A (ja) | 半導体メモリ | |
| JPS60181810A (ja) | 波形発生制御装置 | |
| JPS5447438A (en) | Control system for scratch memory | |
| JPS6055916B2 (ja) | タイミング回路 | |
| KR0183813B1 (ko) | 디알에이엠 리프레쉬 제어기 | |
| JP3288473B2 (ja) | ダイナミックｒａｍ | |
| JPS6319027B2 (ja) | ||
| KR19980060887A (ko) | 클럭 인에이블 신호(cke)의 제어를 통한 디램 상태 자동설정장치 및 그 구현방법 | |
| JPH0626305B2 (ja) | ダブルメモリ構成のパルスプログラマ− | |
| JPS63106992A (ja) | メモリ集積回路 | |
| JPH01258151A (ja) | インタフェース回路 | |
| KR940004996Y1 (ko) | 피엘씨의 시퀀스명령 고속처리 시스템 | |
| JPS6120417A (ja) | プログラマブルパルスジエネレ−タ | |
| JPS61137294A (ja) | メモリ集積回路 | |
| JPH04263341A (ja) | メモリアクセス方式 | |
| JPS6231091A (ja) | ダイナミツクメモリのリフレツシユ制御方式 | |
| JPS6220061A (ja) | ト−ンジエネレ−タを内蔵したマイクロコンピユ−タ | |
| JPH0652044A (ja) | マイクロプロセッサ | |
| JPH0676565A (ja) | 半導体記憶装置 | |
| JPH04276876A (ja) | マイクロプロセッサ | |
| JPH09320263A (ja) | 半導体記憶装置およびそのリフレッシュ制御方法 | |
| JPS61114326A (ja) | ランダムタイムアウト出力タイマ回路 | |
| JPH02118858A (ja) | アドレス生成記憶装置 | |
| JPH03228158A (ja) | 記憶装置 |