JPH0472763A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0472763A
JPH0472763A JP2185604A JP18560490A JPH0472763A JP H0472763 A JPH0472763 A JP H0472763A JP 2185604 A JP2185604 A JP 2185604A JP 18560490 A JP18560490 A JP 18560490A JP H0472763 A JPH0472763 A JP H0472763A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はポリシリコン層上に高融点金属シリサイド層を
被着したゲート電極もしくは配線を有するＭＯ５型トラ
ンジスタを構成する半導体装置に関するもので、特に微
小サイズのトランジスタデバイスに使用されるものであ
る。
（従来の技術） 半導体装置の高集積化に伴い設計ルールが例えば０．７
μｍのいわゆるサブミクロンデバイスが一般的になりつ
つある。
この種の半導体装置の構造は第４図（ｃ）に示すように
なっている。シリコン基板４０１上には、リン拡散等に
より不純物が導入されたポリシリコン層４０２と、この
ポリシリコン層４０２上に被着された高融点金属シリサ
イド層４０３とが後酸化膜４０４により覆われてなるゲ
ート電極もしくは配線４０５が形成されている。４０６
は素子分離酸化膜である。
この半導体装置は、まず、基板４０１上に熱酸化により
形成されたゲート酸化膜４０７及びＬＯＣＯ８法等の選
択酸化法により形成された素子分離酸化膜４０６上に堆
積されたポリシリコン層４０８に対し第４図（ａ）に示
すようにリン拡散等によって略々均一に且つ高濃度に不
純物の導入を行う。
次に、その不純物が導入されたポリシリコン層４０８の
上にシリサイド層４０９を堆積し、このシリサイド層４
０９上にフォトレジスト４１０のパターニングを施して
エツチングを行い、ポリシリコン層４０８及びシリサイ
ド層４０９を選択的に除去し、後酸化により後酸化膜４
０６を成長させてゲート電極もしくは配線４０５を形成
するものである。
しかしながら、このゲート電極もしくは配線を持つ半導
体装置にあっては、後酸化の際に、ポリシリコン層の不
純物濃度がシリサイド層の不純物濃度に比べて非常に高
いために、ポリシリコン層におけるシリサイド層直下の
酸化速度が速く、般にバーズビークと呼ばれる酸化部分
が生じる。
このバーズビークはシリサイド層に対しストレスをかけ
ることになり、後酸化より後の工程においてシリサイド
層が剥がれる要因となっている。このシリサイド層の剥
がれは、ゲート電極もしくは配線の抵抗増大、ひいては
素子の不良を招くこととなる。
実験によれば、８５０”　Ｃの雰囲気中で３０分のリン
拡散という条件でポリシリコン層に薄く不純物導入を行
った素子について以降の工程を通した場合には、上記バ
ーズビークによるシリサイド層の剥がれは生じなかった
。
しかし、８５０＠Ｃの雰囲気中で３０分のリン拡散に加
えて６０ＫｅＶの加速エネルギでドーズｍ　Ｉ　Ｘ　１
０１５ｃｍ−２のＡｓ＋イオン注入を行ってポリシリコ
ン層に濃くイオン注入を行ったもの、及び８５０°Ｃの
ＰＯＣｌ３ガスを含む雰囲気中で６０分のリン拡散とい
う条件で濃くイオン注入を行ったものについては、バー
ズビークによるシリサイド層の剥がれを生じた。
シリサイド層の剥がれを生じなかった前者の素子の不純
物濃度でも実使用できないことはないが、ゲートの抵抗
率が高くなるため、あるいは、ポリシリコン中のゲート
酸化膜近傍において、空乏化が生じるため、ポリシリコ
ン層の不純物濃度は高濃度に確保した上での解決策が要
望される。
（発明が解決しようとする課題） このように従来の半導体装置にあっては、後酸化の際に
ポリシリコン層とシリサイド層との境界部にバーズビー
クを生ずるという問題がある。
本発明はこのような問題点に鑑みてなされたもので、そ
の目的とするところは後酸化の際のバーズビークの発生
防止化を図った半導体装置及びその製造方法を提供する
ことにある。
〔発明の構成〕
（課題を解決するための手段） 請求項１記載の半導体装置はポリシリコン層上に高融点
金属シリサイド層を被着したゲート電極もしくは配線を
有し、そのポリシリコン層中に含まれる不純物濃度が高
融点金属シリサイド層との界面近傍において該界面に近
付くに従い低くなるプロファイルを有する。
請求項２記載の半導体装置はポリシリコン層の高融点金
属シリサイド層との界面における不純物濃度がそのプロ
ファイルにおけるピークの８０％以下とされている。
請求項３記載の半導体装置はポリシリコン層は、第１ポ
リシリコン層と、不純物含んでいても第１ポリシリコン
層よりその濃度が低い第２ポリシリコン層とからなり、
第１ポリシリコン層はゲート酸化膜上に堆積され、第２
ポリシリコン層は第１ポリシリコン層上に堆積されて、
この低濃度第２ポリシリコン層が高融点金属シリサイド
層の直下に位置されている。
請求項４記載の半導体装置の製造方法は、ポリシリコン
層の不純物濃度はそのプロファイルにおけるピークがポ
リシリコン層の深部に置かれて高融点金属シリサイド層
との界面に近付くほど低くなるようにイオン注入により
不純物拡散が施されたものである。
請求項５記載の半導体装置の製造方法は、ゲート酸化膜
上に第１ポリシリコン層を堆積する工程と、この第１ポ
リシリコン層に対し不純物拡散を行なう工程と、その第
１ポリシリコン層上に第２ポリシリコン層を堆積する工
程と、この第２ポリシリコン層上に高融点金属シリサイ
ド層を堆積する工程と、上記第１ポリシリコン層と第２
ポリシリコン層と高融点金属シリサイド層とを選択的に
除去することによりゲート電極を形成する工程とを含む
。
請求項６記載の半導体装置の製造方法は、ゲート酸化膜
上にポリシリコン層を堆積する工程と、そのポリシリコ
ン層に対し不純物濃度プロファイルのピークを該ポリシ
リコン層の深部に置くようにイオン注入を行なう工程と
、そのポリシリコン層上に高融点金属シリサイド層を堆
積する工程と、それらポリシリコン層と高融点金属シリ
サイド層とを選択的に除去することによりゲート電極も
しくは配線を形成する工程とを含んでいる。
（作　用） 本発明によれば、ポリシリコン層の高融点金属シリサイ
ド層との界面付近における不純物濃度を低くすることに
より、ポリシリコン層とシリサイド層との酸化速度の相
違を従来に比べ小さくなるようにしたため、バーズビー
クによるシリサイド層の剥がれを防止できる。
その不純物濃度を濃度プロファイルにおけるピークの８
０％以下とすれば充分効果が期待できる。
上記プロファイルは請求項３記載の手段によればリン拡
散法によって達成することができ、また請求項４記載の
手段によればイオン注入によって達成することができる
。
請求項５記載の半導体装置の製造方法によれば請求項３
記載の半導体装置を製造することができる。
請求項６記載の半導体装置の製造方法によれば、請求項
４記載の半導体装置を製造することができるものである
。
（実施例） 以下に本発明の実施例について図面を参照しつつ説明す
る。
第１図は本発明の第１実施例に係る半導体装置の工程別
断面図である。
まず、同図（ｃ）において、本実施例の半導体装置は、
シリコン基板１０１上に、第１、第２のポリシリコン層
１０２．１０３と高融点金属シリサイド層１０４とが後
酸化膜１０５により覆われてなるゲート電極１０６が形
成されている。
１０７は素子分離酸化膜である。
第１ポリシリコン層１０２はリン拡散によって不純物を
高濃度に含み低抵抗化されている。
第２ポリシリコン層１０３は不純物拡散処理が施されて
おらず、第１ポリシリコン層１０２からの後酸化時の熱
拡散により不純物を含むもの、もしくは、第１ポリシリ
コン層１０２よりも低濃度の不純物拡散処理がイオン注
入等により施されたものであり、この第１ポリシリコン
層１０２よりその濃度が低いものとなっている。
第１ポリシリコン層１０２はシリコン基板１０１のゲー
ト酸化膜上に形成されており、第２ポリシリコン層１０
３は第１ポリシリコン層１０２上に形成されている。こ
れにより不純物濃度の低い第２ポリシリコン層１０３が
シリサイド層１０４の直下に位置し、第１１第２ポリシ
リコン層１０２，１０３からなる層中に含まれる不純物
濃度がシリサイド層１０４との界面近傍において該界面
に近付くに従い低くなるプロファイルを有するものとさ
れている。
よって、第１ポリシリコン層１０２と第２ポリシリコン
層１０２とは両者が同一物質であることによりそれらの
密着性が確保される。また、第２ポリシリコン層１０３
とシリサイド層１０４とは、第２ポリシリコン層１０３
の不純物濃度が低いことにより、後酸化の際に第２ポリ
シリコン層１０３の酸化速度がシリサイド層１０４の酸
化速度を大幅に上回ることはなく両者の界面にバーズビ
ークが生ずるのを防止できることから両者１０３．１０
４の密着性が確保される。
この第２ポリシリコン層１０３の不純物濃度は第１ポリ
シリコン層１０２の不純物濃度プロファイルにおけるピ
ーク値の８０％以下とされるもので、このように設定す
ることで上記バーズビークによるシリサイド層の剥がれ
を確実に防止できる。
以上のように構成された半導体装置の製造方法について
説明する。
まず、表面が鏡面に研磨されたシリコン基板１０１上に
ＬＯＣＯ５法などの選択酸化法によって素子分離領域を
より厚い酸化膜を作り、その後、熱酸化により薄い酸化
膜を形成する。これによりゲート酸化膜とされる熱酸化
膜１０８と素子分離酸化膜１０９とが形成される。
次に、これら熱酸化膜１０８ならびに素子分離酸化膜１
０９上に第１ポリシリコン層１０９を堆積し、これに第
１図（ａ）に示すように素子を拡散源ガス中に置いてリ
ン拡散を行うことにより不純物を高滌度に拡散させる。
その後、第１図（ｂ）に示すようにこの第１ポリシリコ
ン層１０９上に第２ポリシリコン層１１０を堆積し、こ
の第２ポリシリコン層１１０上に例えばタングステンシ
リサイド層あるいはモリブデンシリサイド層等の高融点
金属シリサイド層１１１を堆積する。
このとき、第２ポリシリコン層１１０には、第１ポリシ
リコン層１０９中の不純物濃度よりも低濃度の不純物拡
散を、イオン注入等により行ってもよい。
そして、このシリサイド層１１１上にフォトレジスト１
１２をパターニングしてエツチングを行うことにより、
選択的に第１ポリシリコン層１０９、第２ポリシリコン
層１１ｏ１シリサイド層１１１を除去する。これにより
第１図（ｃ）に示す第１ポリシリコン層１０２、第２ポ
リシリコン層１０３、シリサイド層１０４が形成される
。
その後、素子を高温酸化雰囲気中にさらし、後酸化膜１
０５を成長させ、ゲート電極１０６を形成するものであ
る。
第２図は本発明の第２実施例に係る半導体装置の工程別
断面図である。
まず、同図（ｃ）において、本実施例の半導体装置は、
シリコン基板２０１上に、ポリシリコン層２０２と高融
点金属シリサイド層２０３とが形成され、これらが後酸
化膜２０４により覆われてゲート電極２０５が形成され
ている。２０６は素子分離酸化膜である。
ポリシリコン層２０２は不純物濃度がそのブロファイル
におけるピークをポリシリコン層２０２の深部に置き高
融点金属シリサイド層２０３との界面に近付くほど低く
なるように制御されたイオン注入により不純物拡散が施
されたものである。
これにより、ポリシリコン層２０２中に含まれる不純物
濃度が高融点金属シリサイド層２０３との界面近傍にお
いて該界面に近付くに従い低くなるプロファイルを有す
るものとなっている。
ポリシリコン層２０２の高融点金属シリサイド層２０３
との界面における不純物濃度はそのプロファイルにおけ
るピークの８０％以下とされている。
次に、この第２実施例の半導体装置の製造プロセスにつ
いて説明する。
まず、表面が鏡面に研磨されたシリコン基板２０１上に
ＬＯＣＯ５法等の選択酸化法によって素子分離領域を厚
い酸化膜に成長させ、その後、熱酸化によって薄い酸化
膜を成長させる。これにより熱酸化膜２０２と素子分離
酸化膜２０３とが形成される。
次に、これら熱酸化膜２０７ならびに素子分離酸化膜２
０６上にポリシリコン層２０８を堆積し、これに第２図
（ａ）に示すようにイオン注入によって不純物を高濃度
に導入する。
つまり、周知のことではあるが、ポリシリコン層の深さ
を横軸に、不純物濃度を縦軸に取ると、第３図に示すよ
うに、山形のプロファイルとなる。
そのピーク位置は加速エネルギの調整により制御が可能
であり、同図中、破線はそのピーク位置が比較的浅い位
置に存在する場合のプロファイル、実線は本発明で採用
するピーク位置の存在位置が深い場合のプロファイルで
ある。したがって、このピーク位置を実線の曲線で示す
ように層の深部に置くようにドーピング制御すればポリ
シリコン層２０２と高融点金属シリサイド層２０３との
界面近くの不純物濃度を低くすることができる。
よって、イオン注入の際には、ポリシリコン層２０８に
対し不純物濃度プロファイルのピークを該ポリシリコン
層２０８の深部に置くように制御する。
その後、このポリシリコン層２０８上に高融点金属シリ
サイド層２０９を堆積する。
そして、このシリサイド層２０９上にフォトレジスト２
１０をパターニングしてエツチングを行うことにより、
選択的にポリシリコン層２０８及びシリサイド層２０９
を除去する。
その後、素子を高温酸化雰囲気中にさらし、後酸化膜２
０４を成長させてゲート電極２０５を形成するものであ
る。
以上は、ゲート電極の場合について示したが、素子分離
酸化膜上に形成した配線についても同様であることは当
然である。
〔発明の効果〕
以上説明したように本発明によれば、ポリシリコン層の
高融点金属シリサイド層との界面付近における不純物濃
度を低くすることにより、ポリシリコン層とシリサイド
層との酸化速度の相違を生じないようにしたため、バー
ズビークによるシリサイド層の剥がれを防止できる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る半導体装置の工程別
断面図、第２図は本発明の第２実施例に係る半導体装置
の工程別断面図、第３図はイオン中による不純物濃度の
プロファイル特性を示す曲線図、第４図は従来の半導体
装置の工程別断面図である。 １０１・・・シリコン基板、１０２・・・第１ポリシリ
コン層、１０３・・・第２ポリシリコン層、１０４・・
・高融点金属シリサイド層、１０５・・・後酸化膜、１
０６・・・ゲート電極、 ２０１・・・シリコン基板、２０２−・・ポリシリコン
層、２０３・・・高融点金属シリサイド層、２０４・・
・後酸化膜、２０５・・・ゲート電極。 出願人代理人　　佐　　藤　　−雄

Claims (1)

  1. 【特許請求の範囲】 １、ポリシリコン層上に高融点金属シリサイド層を被着
    したゲート電極もしくは配線を有し、前記ポリシリコン
    層中に含まれる不純物濃度が前記高融点金属シリサイド
    層との界面近傍において該界面に近付くに従い低くなる
    プロファイルを有する半導体装置。 ２、ポリシリコン層の高融点金属シリサイド層との界面
    における不純物濃度がそのプロファイルにおけるピーク
    の８０％以下である請求項１記載の半導体装置。 ３、ポリシリコン層は、第１ポリシリコン層と、該第１
    ポリシリコン層よりその不純物濃度が低い第２ポリシリ
    コン層とからなり、 前記第１ポリシリコン層はゲート酸化膜上に堆積され、
    前記第２ポリシリコン層は該第１ポリシリコン層上に堆
    積されて、該第２ポリシリコン層が前記高融点金属シリ
    サイド層の直下に位置されている請求項１記載の半導体
    装置。 ４、ポリシリコン層の不純物濃度はそのプロファイルに
    おけるピークが該ポリシリコン層の深部に置かれて前記
    高融点金属シリサイド層との界面に近付くほど低くなる
    ようにプロファイル制御したイオン注入により不純物拡
    散が施された請求項１記載の半導体装置。 ５、ゲート酸化膜上にもしくは素子分離酸化膜上第１ポ
    リシリコン層を堆積する工程と、前記第１ポリシリコン
    層に対し不純物拡散を行なう工程と、 該第１ポリシリコン層上に第２ポリシリコン層を堆積す
    る工程と、 該第２ポリシリコン層上に高融点金属シリサイド層を堆
    積する工程と、 前記第１ポリシリコン層と前記第２ポリシリコン層と前
    記高融点金属シリサイド層とを選択的に除去することに
    よりゲート電極もしくは配線を形成する工程と、を含ん
    でいる半導体装置の製造方法。 ６、ゲート酸化膜上もしくは素子分離上にポリシリコン
    層を堆積する工程と、 前記ポリシリコン層に対し不純物濃度プロファイルのピ
    ークを該ポリシリコン層の深部に置くようにイオン注入
    を行なう工程と、 該ポリシリコン層上に高融点金属シリサイド層を堆積す
    る工程と、 前記ポリシリコン層と前記高融点金属シリサイド層とを
    選択的に除去することによりゲート電極もしくは配線を
    形成する工程と、 を含んでいる半導体装置の製造方法。
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