JPH0473967A - マスタスライス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マスタスライスに関し、特に、製品開発のＴ
　Ａ　Ｔ　（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ）を大
幅に短縮することのできるマスタスライスに関する。

［従来の技術］ マスタスライス技術は、回路素子が作り込まれたウェハ
を予め用意しておき、ユーザーの希望する製品をその製
品固有のマスクを使用した配線工程により製造する、半
導体集積回路の開発・製造技術である。ここで、アナロ
グマスタスライス技術を例に挙げて、この種従来技術に
ついて説明する。第６図は、従来のアナログマスタスラ
イスを示す概略平面図であり、第７図は、その部分断面
図である。第６図、第７図に示されるように、ｐ型のシ
リコン基板１上には規則的にトランジスタ２、抵抗３、
コンデンサ４が配列されており、これら各素子は、ｐ型
拡散層１０により互に他の回路素子から分離されている
。半導体基板上には、各素子の電極部分に開孔を有する
絶縁膜が設けられ、その上全面に第１層ＡｉＩ膜５ａが
形成されている。

このアナログマスタスライスを用いて、第８図の流れ図
に従った工程により集積回路が製造される。得られた集
積回路の一例を第９図に示す。

第８図、第９図に示されるように、第６図、第７図に図
示されたアナログマスタスライスに対して、まず、ＡＪ
膜エッチング工程を施して、第１層Ａ１配線５を形成す
る０次に、全面に層間絶縁膜を形成し、これにスルーホ
ール７を開孔する。

続いて、第２層ＡＪ膜８ａを全面に堆積し、これをバタ
ーニングして第１層Ａ１配線８およびポンディングパッ
ド９を形成する。最後に、パシベーション膜を被着し、
これを選択的にエツチングしてパッドの窓あけを行う。

以上のように、従来技術では、集積回路を製造するには
７エ程を要し、マスクも４枚必要であった。

［発明が解決しようとする課題］ 上述した従来のマスタスライスを用いた集積回路製造技
術では、集積回路を製造するのに７エ程を要し、マスク
も４枚必要であるので開発・製造に長時間を要するとい
う問題があった。而して、特にアナログ集積回路にあっ
ては、ユーザー側の希望する回路は特定のものに集中す
る傾向が強いので、製品間で共通にすることのできる配
線工程は少なくはなかった。よって、本発明の目的とす
るところは、叙上の傾向に鑑み配線工程の一部を共通化
して、マスタスライス方式による集積回路の開発・製造
期間を短縮することである。

［課題を解決するための手段］ 本発明のマスタスライスは、半導体ウェハ内に予め形成
されているトランジスタ、抵抗、コンデンサ等の回路素
子を第１層Ａ１配線を用いて汎用性のある基本回路（例
えば、オペアンプ、コンパレータ、バイアス電流供給回
路等）を形成し、さらにこの基本回路を形成するのに用
いられなかった回路素子の電極を第１層ＡＪ膜により形
成しておき、その上に、基本回路の端子部分および回路
素子の電極部分にスルーホールを有する層間絶縁膜と、
第２層ＡＡ膜とを形成したものである。

［実施例］ 次に、本発明の実施例について、図面を参照して説明す
る。

第１図は、本発明の一実施例を示す概略平面図であり、
第２図は、その部分断面図である。第１図、第２図に示
されるように、半導体基板の表面領域内には、トランジ
スタ２、抵抗３、コンデンサ４がアレイ状に形成されて
おり、各回路素子はｐ型のシリコン基板１．ｐ型拡散層
１０により互に分離されている。

これらの回路素子と第１層Ａ１配線とにより基本回路と
してのオペアンプ６が形成されており、そして、オペア
ンプを形成するのに用いられなかった回路素子には第１
層のＡｊｌ膜を用いて電極が形成されている。その上に
オペアンプ６の入出力端子および電源、ＧＮＤ端子部分
、および他の回路素子の電極部分にスルーホール７が設
けられた層間絶縁膜が形成され、さらにその上全面に第
２層Ａ１膜８ａが形成されている。

このように構成されたアナログマスタスライスを使用し
、第３図の流れ図で示される諸工程を経て目的とする集
積回路が製造される。第４図は、このようにして製造さ
れた集積回路の一例を示す概略平面図である。

第１図に示すマスタスライスのウェハに対し、第２層導
電膜８ａのパターニングを行って、第４図に示されるよ
うに、第２層Ａρ配線８とポンディングパッド９とを形
成する。この第２層Ａ（配線は、オペアンプ６の端子と
回路素子の電極との間の接続およびこれらの端子、電極
とポンディングパッド９との間の接続に用いられる。続
いて、このウェハに対しパシベーション膜の被着とポン
ディングパッド部の窓あけを行って、集積回路の製造工
程は終了する。このように、本発明によれば、集積回路
を製造するためにマスタスライスに対して行うべき工程
は３工程であり、そのために必要となるマスクは２枚だ
けである。

第５図は、本発明の他の実施例を示す概略平面図である
。同図において、先の実施例を示す第１図の部分と同等
の部分には同一の参照番号が付されている０本実施例で
は、回路素子と第１層ＡＩ配線とによって構成された基
本回路として、オペアンプ６の外にユーザーが望む基本
回路１１が形成されている０本実施例によれば、より速
やかにユーザーの希望する機能の集積回路を提供するこ
とができる。

［発明の効果］ 以上説明したように、本発明のマスタスライスは、あら
かじめ基本回路としてオペアンプ、コンパレータ、バイ
アス電流供給回路等を第１層導電膜により構成したもの
を半導体基板上にアレー状に配置し、その上に基本回路
の端子部分および回路素子の電極部分にスルーホールを
有する層間絶縁膜と、第２層導電膜とを形成したもので
あるので、本発明によれば、２枚のマスクを用いて３工
程を実行するのみで所望の機能を有する集積回路を製造
することができるようになる。従って、本発明によれば
、集積回路の開発時間を大幅に短縮することができると
ともに、集積回路の製造時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す概略平面図、第２図は
その部分断面図、第３図は、第１図の実施例を用いた集
積回路の製造工程を示す流れ図、第４図は、第１図の実
施例により製造された半導体集積回路の概略平面図、第
５図は本発明の他の実施例を示す概略平面図、第６図は
従来例の概略平面図、第７図はその部分断面図、第８図
は従来例を用いた集積回路の製造工程を示す流れ図、第
９図は、従来例を用いて製造された半導体集積回路の概
略平面図である。

Claims (3)

【特許請求の範囲】
1. （１）複数種類の回路素子がそれぞれ複数個作り込まれ
   ている半導体基板と、 一方で汎用性のある基本回路を構成するために複数個の
   回路素子を接続し、他方で前記基本回路を構成するため
   に用いられなかった回路素子の電極を構成している第１
   層導電膜と、 全面を被覆し、前記基本回路の端子部分および前記回路
   素子の前記電極部分にスルーホールが形成されている層
   間絶縁膜と、 前記スルーホール内を充填し前記層間絶縁膜上の全面を
   被覆している第２層導電膜と、 を具備するマスタスライス。
2. （２）バイポーラトランジスタを含む複数種類の回路素
   子がそれぞれ複数個作り込まれている半導体基板と、 一方で汎用性のあるアナログ基本回路を構成するために
   複数個の回路素子を接続し、他方で前記アナログ基本回
   路を構成するために用いられなかった回路素子の電極を
   構成している第１層導電膜と、 全面を被覆し、前記アナログ基本回路の端子部分および
   前記回路素子の前記電極部分にスルーホールが形成され
   ている層間絶縁膜と、 前記スルーホール内を充填し前記層間絶縁膜上の全面を
   被覆している第２層導電膜と、 を具備するアナログ回路用マスタスライス。
3. （３）前記アナログ基本回路がオペアンプ、コンパレー
   タまたはバイアス電流供給回路である請求項２記載のア
   ナログ回路用マスタスライス。