JPH0474426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0474426A JPH0474426A JP18991690A JP18991690A JPH0474426A JP H0474426 A JPH0474426 A JP H0474426A JP 18991690 A JP18991690 A JP 18991690A JP 18991690 A JP18991690 A JP 18991690A JP H0474426 A JPH0474426 A JP H0474426A
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- Japan
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- nitride film
- plasma nitride
- torr
- semiconductor device
- plasma
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、さらに詳し
くは、プラズマ窒化膜の製造方法に関するものである。
くは、プラズマ窒化膜の製造方法に関するものである。
第５図は、例えば従来のＰチャネル型アルミゲ１、 Ｍ
ＯＳ ）ランジスタを示す断面図であり、この図にお
いて、１はアルミ配線、２はプラズマ窒化膜、３はフィ
ールド酸化膜、４はゲート酸化膜、５はＰ＋ソース・ド
レイン領域、６はＮ基板である。また、第２図はプラズ
マ窒化膜を形成するためのシーケンスであり、第３図は
プラズマＣＶＤ装置の簡易配管図であるが、これらは後
述するこの発明の詳細な説明でも用いるものである。
ＯＳ ）ランジスタを示す断面図であり、この図にお
いて、１はアルミ配線、２はプラズマ窒化膜、３はフィ
ールド酸化膜、４はゲート酸化膜、５はＰ＋ソース・ド
レイン領域、６はＮ基板である。また、第２図はプラズ
マ窒化膜を形成するためのシーケンスであり、第３図は
プラズマＣＶＤ装置の簡易配管図であるが、これらは後
述するこの発明の詳細な説明でも用いるものである。
次に、動作について説明する。
第５図のプラズマ窒化膜２を生成するために、第３図の
プラズマＣＶＤ装置で、例えば炉温を３００℃、真空度
を２．５Ｔｏｒｒにして、ＳｉＨ４゜ＮＨ，ガスを流し
、ＲＦによるグロー放電を行う。
プラズマＣＶＤ装置で、例えば炉温を３００℃、真空度
を２．５Ｔｏｒｒにして、ＳｉＨ４゜ＮＨ，ガスを流し
、ＲＦによるグロー放電を行う。
これは第２図のプラズマ窒化膜生成ンーケンスでいうと
、各ステップを経た後の“デボ生成“、つまりプラズマ
窒化膜２をデポジションするステップに当たる。この“
デボ生成パステップの前後には、第２図のように、′ボ
ートのローディング−“荒引き”−“高真空引き”−“
リークチエツク”→“炉温安定”→“ＲＦパワーチエツ
ク”→“高真空引き”−“デポ真空度設定”のステップ
や“高真空引き”−“バックフィル”−“ボートのアン
ローディングという各ステップがある。
、各ステップを経た後の“デボ生成“、つまりプラズマ
窒化膜２をデポジションするステップに当たる。この“
デボ生成パステップの前後には、第２図のように、′ボ
ートのローディング−“荒引き”−“高真空引き”−“
リークチエツク”→“炉温安定”→“ＲＦパワーチエツ
ク”→“高真空引き”−“デポ真空度設定”のステップ
や“高真空引き”−“バックフィル”−“ボートのアン
ローディングという各ステップがある。
従来の半導体装置のプラズマ窒化膜２の生成は以上のよ
うな方法で形成されているので、例えば３００℃（比較
的低温） 、 ２．５Ｔｏｒｒ （比較的真空度が悪い
）で処理する場合、アルミ面積の広い部分（例えばＡ／
ターゲットｅｔｃ）領域や乙の領域の周辺部に“局部的
異常放電”の発生をもたらすことがあるという問題点が
あった。
うな方法で形成されているので、例えば３００℃（比較
的低温） 、 ２．５Ｔｏｒｒ （比較的真空度が悪い
）で処理する場合、アルミ面積の広い部分（例えばＡ／
ターゲットｅｔｃ）領域や乙の領域の周辺部に“局部的
異常放電”の発生をもたらすことがあるという問題点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、アルミ面積の広い部分や、この領域の周辺
部に“局部的異常放電”の発生しない半導体装置の製造
方法を提供することを目的とする。
れたもので、アルミ面積の広い部分や、この領域の周辺
部に“局部的異常放電”の発生しない半導体装置の製造
方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、プラズマ窒化
膜のデポレション生成ステップで、真空度２ Ｔｏｒｒ
未濁で第１のプラズマ窒化膜を１００〜３０００大にデ
ポジションし、その後、真空度２Ｔｏｒｒ以上で第２の
プラズマ窒化膜をデポジションするものである。
膜のデポレション生成ステップで、真空度２ Ｔｏｒｒ
未濁で第１のプラズマ窒化膜を１００〜３０００大にデ
ポジションし、その後、真空度２Ｔｏｒｒ以上で第２の
プラズマ窒化膜をデポジションするものである。
この発明においては、問題となる“″局部的異常放電”
は、半導体装置のＡｌ領域との界面部にて発生するので
、Ａｌ領域との界面部とのデボ生成をまず真空度２ Ｔ
ｏｒｒ未渦の“′局部的異常放電“の発生しない条件で
デポジションすることで第１のプラズマ窒化膜、いわば
絶縁体が形成され、この絶縁体のため、その後、真空度
２ Ｔｏｒｒ以上において第２のプラズマ窒化膜を形成
しても異常なグロ放電は抑えられる。
は、半導体装置のＡｌ領域との界面部にて発生するので
、Ａｌ領域との界面部とのデボ生成をまず真空度２ Ｔ
ｏｒｒ未渦の“′局部的異常放電“の発生しない条件で
デポジションすることで第１のプラズマ窒化膜、いわば
絶縁体が形成され、この絶縁体のため、その後、真空度
２ Ｔｏｒｒ以上において第２のプラズマ窒化膜を形成
しても異常なグロ放電は抑えられる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明による半導体装置の一実施例を示す断
面図である。第１図において、１はアルミ配線、２−１
は局部的異常放電を発生しない条件、すなわち真空度２
Ｔｏｒｒ以下、例えば１．５ Ｔｏｒｒてデポジション
した第１のプラズマ窒化膜、２２はこの第１プラズマ窒
化膜２−１の上に、真空度２ Ｔｏｒｒ以上、例えば２
，５Ｔｏｒｒでデポジションした第２のプラズマ窒化膜
、３はフィールド酸化膜、４はゲート酸化膜、５はＰ＋
ソース・ドレイン領域、６はＮ基板である、また、第２
図は、第１図の第１．第２のプラズマ窒化膜２−１およ
び２−２を生成するためのシーケンスである。また、第
３図は第１．第２のプラズマ窒化膜２−１８よび２−２
を生成するためのプラズマＣＶＤ装置の簡易配管図であ
る。第３図において、１１はノーマリクローズエアバル
ブ、１２はノーマリオープンエアバルブ、１３は流量計
、１４はロータリポンプ、１５はブローワポンプ、１６
は石英チュブ、１７はマスフローコントローラである。
面図である。第１図において、１はアルミ配線、２−１
は局部的異常放電を発生しない条件、すなわち真空度２
Ｔｏｒｒ以下、例えば１．５ Ｔｏｒｒてデポジション
した第１のプラズマ窒化膜、２２はこの第１プラズマ窒
化膜２−１の上に、真空度２ Ｔｏｒｒ以上、例えば２
，５Ｔｏｒｒでデポジションした第２のプラズマ窒化膜
、３はフィールド酸化膜、４はゲート酸化膜、５はＰ＋
ソース・ドレイン領域、６はＮ基板である、また、第２
図は、第１図の第１．第２のプラズマ窒化膜２−１およ
び２−２を生成するためのシーケンスである。また、第
３図は第１．第２のプラズマ窒化膜２−１８よび２−２
を生成するためのプラズマＣＶＤ装置の簡易配管図であ
る。第３図において、１１はノーマリクローズエアバル
ブ、１２はノーマリオープンエアバルブ、１３は流量計
、１４はロータリポンプ、１５はブローワポンプ、１６
は石英チュブ、１７はマスフローコントローラである。
次に、動作について説明する。
第１図の半導体装置の第１のプラズマ窒化膜２−１を生
成するためにプラズマＣＶＤ装置で、例えば炉温を３０
０℃、真空度を１．５ Ｔｏｒｒにして、第３図に示し
た簡易配管図にあるＳｉＨ，、ＮＨ３を流し、ＲＦによ
るグロー放電を行う。これは第２図のプラズマ窒化膜生
成簡易シーケンスでいうと各ステップを経た後のパデボ
生成”ステップにあたる。この１．５ Ｔｏｒｒによる
デポジションを１００〜３０００六行い、さらに同一パ
デポ生成”ステップにおいて、真空度のみを１．５ Ｔ
ｏｒｒから２．５Ｔｏｒｒにしてデポジションを行い、
第２のプラズマ窒化膜２−２を生成する。
成するためにプラズマＣＶＤ装置で、例えば炉温を３０
０℃、真空度を１．５ Ｔｏｒｒにして、第３図に示し
た簡易配管図にあるＳｉＨ，、ＮＨ３を流し、ＲＦによ
るグロー放電を行う。これは第２図のプラズマ窒化膜生
成簡易シーケンスでいうと各ステップを経た後のパデボ
生成”ステップにあたる。この１．５ Ｔｏｒｒによる
デポジションを１００〜３０００六行い、さらに同一パ
デポ生成”ステップにおいて、真空度のみを１．５ Ｔ
ｏｒｒから２．５Ｔｏｒｒにしてデポジションを行い、
第２のプラズマ窒化膜２−２を生成する。
ここで、仮に“デボ生成”ステ・ツブにおいて、全て真
空度１．５ Ｔｏｒｒで行っても゛局部的異常放電″は
避けられるが、膜厚が１μｍを越えるとアルミ配線のボ
イド（欠損）発生という新たな問題を生してしまう。１
、５ Ｔｏｒｒ ”デボ生成”は２ 、５ Ｔｏｒｒ
による“デボ生成″より同一膜厚であれば圧縮側のスト
レスが掛かるためである。
空度１．５ Ｔｏｒｒで行っても゛局部的異常放電″は
避けられるが、膜厚が１μｍを越えるとアルミ配線のボ
イド（欠損）発生という新たな問題を生してしまう。１
、５ Ｔｏｒｒ ”デボ生成”は２ 、５ Ｔｏｒｒ
による“デボ生成″より同一膜厚であれば圧縮側のスト
レスが掛かるためである。
第４図に局部的異常放電発生データを示す。この発明に
よれば、２０００枚ウェハ処理中発生ウェハは零である
。
よれば、２０００枚ウェハ処理中発生ウェハは零である
。
なお、上記実施例ではＰチャネル型アルミゲートＭｏ５
ｔ、ランレスタを例にとったが、Ｎチャネル型シリコン
ゲー１− Ｍ ＯＳ Ｉ−ラノジスク等のＡＺおよびＡ
ｌ ／ Ｓ ｉおよびＡＩ／Ｓｉ／Ｃｕ配線を使うデ
バイスであってもよい。
ｔ、ランレスタを例にとったが、Ｎチャネル型シリコン
ゲー１− Ｍ ＯＳ Ｉ−ラノジスク等のＡＺおよびＡ
ｌ ／ Ｓ ｉおよびＡＩ／Ｓｉ／Ｃｕ配線を使うデ
バイスであってもよい。
以上説明したように、乙の発明は、プラズマ窒化膜のデ
ポジショノ生成ステップで、真空度２以上Ｔｏｒｒ未満
で第１のプラズマ窒化膜を１００〜３０００六にデポジ
ションし、その後、真空度２Ｔｏｒｒで第２のプラズマ
窒化膜をデポジションするので、アルミ面積の広い部分
、例えばＡＩターゲット領域等やその周辺部に゛局部的
異常放電′″は発生しな（なるとともに、プラズマ窒化
膜ストレスによるアルミ配線のボイド（欠損）の発生も
ないという効果がある。
ポジショノ生成ステップで、真空度２以上Ｔｏｒｒ未満
で第１のプラズマ窒化膜を１００〜３０００六にデポジ
ションし、その後、真空度２Ｔｏｒｒで第２のプラズマ
窒化膜をデポジションするので、アルミ面積の広い部分
、例えばＡＩターゲット領域等やその周辺部に゛局部的
異常放電′″は発生しな（なるとともに、プラズマ窒化
膜ストレスによるアルミ配線のボイド（欠損）の発生も
ないという効果がある。
第１図はこの発明の一実施例によるＰチャネル型アルミ
ゲ−１−Ｍ ＯＳ ＋−ラノジスタを示す断面図、第２
図はプラズマ窒化膜生成簡易シーケンスを示す図、第３
図はプラズマＣＶＤ装置の簡易配管図、第４図は局部的
異常放電発生データを示す図、第５図は従来のＰチャネ
ル型アルミゲ−１−Ｍ ＯＳ Ｉ、ランジスタを示す断
面図である。 図において、１はアルミ：配線、２−１．２−２は第１
．第２のプラズマ窒化膜、３はフィールド酸化膜、４は
ゲート酸化膜、５はＰ＋ソース、ドレイン領域、６はＮ
基板である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第３図 ′）Ｉ４ ＮＨ３シト４１１す２ Ｎ２ Ｉ６ Ｎ墨板 第 図 局部的異常放電発生データ 第 図
ゲ−１−Ｍ ＯＳ ＋−ラノジスタを示す断面図、第２
図はプラズマ窒化膜生成簡易シーケンスを示す図、第３
図はプラズマＣＶＤ装置の簡易配管図、第４図は局部的
異常放電発生データを示す図、第５図は従来のＰチャネ
ル型アルミゲ−１−Ｍ ＯＳ Ｉ、ランジスタを示す断
面図である。 図において、１はアルミ：配線、２−１．２−２は第１
．第２のプラズマ窒化膜、３はフィールド酸化膜、４は
ゲート酸化膜、５はＰ＋ソース、ドレイン領域、６はＮ
基板である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第３図 ′）Ｉ４ ＮＨ３シト４１１す２ Ｎ２ Ｉ６ Ｎ墨板 第 図 局部的異常放電発生データ 第 図
Claims (1)
- 半導体装置のアルミ配線上にプラズマＣＶＤ装置でプ
ラズマ窒化膜を生成する方法において、前記プラズマ窒
化膜のデポジション生成ステップで、真空度２Ｔｏｒｒ
未満で第１のプラズマ窒化膜を１００〜３０００Åにデ
ポジションし、その後、真空度２Ｔｏｒｒ以上で第２の
プラズマ窒化膜をデポジションすることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189916A JP2504306B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189916A JP2504306B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474426A true JPH0474426A (ja) | 1992-03-09 |
| JP2504306B2 JP2504306B2 (ja) | 1996-06-05 |
Family
ID=16249357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189916A Expired - Lifetime JP2504306B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504306B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0617200A (ja) * | 1992-10-19 | 1994-01-25 | Sumitomo Special Metals Co Ltd | 希土類・鉄・ボロン系正方晶化合物 |
| US7579264B2 (en) | 2005-03-10 | 2009-08-25 | Oki Semiconductor Co., Ltd. | Method for manufacturing an electrode structure of a MOS semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155626A (ja) * | 1986-12-18 | 1988-06-28 | Oki Electric Ind Co Ltd | 半導体装置の表面保護膜及びその形成方法 |
| JPS6447032A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Formation of surface protective film for semiconductor device |
| JPS6468967A (en) * | 1987-09-09 | 1989-03-15 | Fujitsu Ltd | Thin film transistor |
-
1990
- 1990-07-16 JP JP2189916A patent/JP2504306B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155626A (ja) * | 1986-12-18 | 1988-06-28 | Oki Electric Ind Co Ltd | 半導体装置の表面保護膜及びその形成方法 |
| JPS6447032A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Formation of surface protective film for semiconductor device |
| JPS6468967A (en) * | 1987-09-09 | 1989-03-15 | Fujitsu Ltd | Thin film transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0617200A (ja) * | 1992-10-19 | 1994-01-25 | Sumitomo Special Metals Co Ltd | 希土類・鉄・ボロン系正方晶化合物 |
| US7579264B2 (en) | 2005-03-10 | 2009-08-25 | Oki Semiconductor Co., Ltd. | Method for manufacturing an electrode structure of a MOS semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504306B2 (ja) | 1996-06-05 |
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