JPH0474474A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0474474A JPH0474474A JP18911490A JP18911490A JPH0474474A JP H0474474 A JPH0474474 A JP H0474474A JP 18911490 A JP18911490 A JP 18911490A JP 18911490 A JP18911490 A JP 18911490A JP H0474474 A JPH0474474 A JP H0474474A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- region
- conductivity type
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はイグナイタ用のパワー素子として使用する半導
体装置に関する。
体装置に関する。
従来の技術
サージ対策用として用いられる半導体装置として代表的
なものにサージ保護用ダイオードがあり、以下従来の半
導体装置についてサージ保護用ダイオードを例として説
明する。
なものにサージ保護用ダイオードがあり、以下従来の半
導体装置についてサージ保護用ダイオードを例として説
明する。
ＭＯＳＦＥＴをスイッチング素子としてイグナイタに使
用する場合のスイッチ部は第３図に示すようにＭＯ８Ｆ
ＥＴ２２のドレイン−ソース間にサージ保護用ダイオー
ド２３が必要である。同図において、２４は発火点、２
５はイグニッションコイルである。従来はこのようなサ
ージ保護ダイオードを集積回路の外で付加するいわゆる
外付けで使用していた。
用する場合のスイッチ部は第３図に示すようにＭＯ８Ｆ
ＥＴ２２のドレイン−ソース間にサージ保護用ダイオー
ド２３が必要である。同図において、２４は発火点、２
５はイグニッションコイルである。従来はこのようなサ
ージ保護ダイオードを集積回路の外で付加するいわゆる
外付けで使用していた。
発明が解決しようとする課題
まず最初にサージ保護用ダイオードを必要とする理由に
ついて説明する。
ついて説明する。
第４図（ａ）はイグナイタのＭＯＳＦＥＴにサージ保護
用ダイオードがない場合の動作特性図、同図（ｂ）はイ
グナイタのＭＯＳＦＥＴにサージ保護用ダイオードを取
り付けた場合の動作特性図である。
用ダイオードがない場合の動作特性図、同図（ｂ）はイ
グナイタのＭＯＳＦＥＴにサージ保護用ダイオードを取
り付けた場合の動作特性図である。
第４図（ａ）に示すように、サージ保護用ダイオードが
ない場合、ＭＯ８ＦＥＴ２２が動作状態２６から停止状
態２７に移る瞬間に正のサージ電圧３２が発生する。こ
の場合サージ保護用ダイオードがないためサージ電圧３
２がＭＯ３ＦＥＴ２２のドレイン−ソース間の降伏電圧
２８より高くなり、ＭＯ８ＦＥＴ２２はドレイン−ソー
ス間て降伏する。
ない場合、ＭＯ８ＦＥＴ２２が動作状態２６から停止状
態２７に移る瞬間に正のサージ電圧３２が発生する。こ
の場合サージ保護用ダイオードがないためサージ電圧３
２がＭＯ３ＦＥＴ２２のドレイン−ソース間の降伏電圧
２８より高くなり、ＭＯ８ＦＥＴ２２はドレイン−ソー
ス間て降伏する。
一方第４図（ｂ）に示すように、サージ保護用ダイオー
ド２３を取り付けた場合はＭＯ３ＦＥＴ２２が動作状態
２９から停止状態３０に移る瞬間に正のサージ電圧３３
が発生するが、そのサージ電圧３３はサージ保護用ダイ
オードの働きでトレインソース間の降伏電圧３１より高
（なることはない。
ド２３を取り付けた場合はＭＯ３ＦＥＴ２２が動作状態
２９から停止状態３０に移る瞬間に正のサージ電圧３３
が発生するが、そのサージ電圧３３はサージ保護用ダイ
オードの働きでトレインソース間の降伏電圧３１より高
（なることはない。
次にサージ保護用ダイオードがないときのＭＯ８ＦＥＴ
２２の内部の様子を第５図に沿って説明する。図に示す
ようにＭＯ５ＦＥＴ２２は第１導電形の半導体基板４１
中に形成された第２導電形のソース領域４２と第２導電
形のドレインコンタクト領域４３との間に前記ドレイン
コンタクト領域４３に接して第２導電形の延長ドレイン
領域４４が形成され、この延長ドレイン領域４４とソー
ス領域４２との間の前記半導体基板４１の表面をチャネ
ルとし、このチャネル領域の上にゲート酸化膜４５を介
してゲート電極４６が形成されたものである。なお、４
７は半導体基板４１と接続するための基板コンタクト領
域、４８はドレイン電極、４９はソース電極である。こ
のようなＭＯ３ＦＥＴ２２のドレインコンタクト領域４
３からソース領域４２に降伏電流が流れたとき、半導体
基板４１の抵抗成分５０による電位差か発生する。
２２の内部の様子を第５図に沿って説明する。図に示す
ようにＭＯ５ＦＥＴ２２は第１導電形の半導体基板４１
中に形成された第２導電形のソース領域４２と第２導電
形のドレインコンタクト領域４３との間に前記ドレイン
コンタクト領域４３に接して第２導電形の延長ドレイン
領域４４が形成され、この延長ドレイン領域４４とソー
ス領域４２との間の前記半導体基板４１の表面をチャネ
ルとし、このチャネル領域の上にゲート酸化膜４５を介
してゲート電極４６が形成されたものである。なお、４
７は半導体基板４１と接続するための基板コンタクト領
域、４８はドレイン電極、４９はソース電極である。こ
のようなＭＯ３ＦＥＴ２２のドレインコンタクト領域４
３からソース領域４２に降伏電流が流れたとき、半導体
基板４１の抵抗成分５０による電位差か発生する。
この電位差によって寄生バイポーラトランジスタ５１が
動作し、温度上昇を引き起こして熱破壊に至ることがあ
る。
動作し、温度上昇を引き起こして熱破壊に至ることがあ
る。
本発明は上記従来の課題を解決するもので、ＭＯＳＦＥ
Ｔと同一チップ内に工程を追加することなく内蔵させる
ことのできる優れたサージ保護用の半導体装置を提供す
ることを目的とする。
Ｔと同一チップ内に工程を追加することなく内蔵させる
ことのできる優れたサージ保護用の半導体装置を提供す
ることを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は、基本
的には第１導電形の半導体基板中に形成された横型ＭＯ
３ＦＥＴであって、半導体基板の下に半導体基板よりも
不純物濃度の高い第１導電形の領域を有し、ソース領域
は半導体基板に接続され、かつ半導体基板の厚さをソー
ス−ドレイン間に逆電圧が印加されたときに空乏層が容
易に半導体基板下の第１導電形の領域に達する厚さとし
た構成を有している。
的には第１導電形の半導体基板中に形成された横型ＭＯ
３ＦＥＴであって、半導体基板の下に半導体基板よりも
不純物濃度の高い第１導電形の領域を有し、ソース領域
は半導体基板に接続され、かつ半導体基板の厚さをソー
ス−ドレイン間に逆電圧が印加されたときに空乏層が容
易に半導体基板下の第１導電形の領域に達する厚さとし
た構成を有している。
作用
この構成によって、従来イグナイタ用スイッチング素子
としてのＭＯＳＦＥＴのソース−ドレイン間に外付けし
ていたサージ保護用の半導体装置をＭＯＳＦＥＴのチッ
プ内にチップ面積を増加させることなく内蔵させること
ができる。
としてのＭＯＳＦＥＴのソース−ドレイン間に外付けし
ていたサージ保護用の半導体装置をＭＯＳＦＥＴのチッ
プ内にチップ面積を増加させることなく内蔵させること
ができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における半導体装置の断面図
である。
である。
本発明の実施例の横型ＭＯ３ＦＥＴＩは第１導電形の半
導体基板２中に形成された第２導電形のソース領域３と
第２導電形のトレインコンタクト領域４との間に前記ド
レインコンタクト領域４に接して第２導電形の延長ドレ
イン領域５が形成され、この延長ドレイン領域５とソー
ス領域３との間の半導体基板２の表面をチャネル領域と
し、このチャネル領域の上にゲート酸化膜６を介してゲ
ート電極７が形成され、かつ半導体基板２の下に半導体
基板２よりも不純物濃度の高い第１導電形の領域８を設
けたものである。なお、９は半導体基板２と接続するた
めの基板コンタクト領域、１０はドレイン電極、１１は
ソース電極である。
導体基板２中に形成された第２導電形のソース領域３と
第２導電形のトレインコンタクト領域４との間に前記ド
レインコンタクト領域４に接して第２導電形の延長ドレ
イン領域５が形成され、この延長ドレイン領域５とソー
ス領域３との間の半導体基板２の表面をチャネル領域と
し、このチャネル領域の上にゲート酸化膜６を介してゲ
ート電極７が形成され、かつ半導体基板２の下に半導体
基板２よりも不純物濃度の高い第１導電形の領域８を設
けたものである。なお、９は半導体基板２と接続するた
めの基板コンタクト領域、１０はドレイン電極、１１は
ソース電極である。
本実施例では、半導体基板２の不純物濃度は３×１０１
４ｃｍ″３、半導体基板２下の第１導電形の領域８の不
純物濃度はＩ Ｘ １０１９側−３、延長ドレイン領域
５の不純物濃度は約３×１０１５１０１５ｃとした。ま
た半導体基板２の厚さは、ドレイン−半導体基板間の降
伏電圧を４００Ｖとするために１５μｍとした。
４ｃｍ″３、半導体基板２下の第１導電形の領域８の不
純物濃度はＩ Ｘ １０１９側−３、延長ドレイン領域
５の不純物濃度は約３×１０１５１０１５ｃとした。ま
た半導体基板２の厚さは、ドレイン−半導体基板間の降
伏電圧を４００Ｖとするために１５μｍとした。
このように構成された半導体装置において、ドレイン−
ソース間に逆電圧が印加されたときの空乏層１２の広が
りを第２図に示した。ドレイン電極１０とソース電極１
１との間に逆電圧が印加されると空乏層１２は延長ドレ
イン領域５と半導体基板２の間に広がり、ついには半導
体基板２の下の第１導電形の領域８に達する。空乏層１
２の下方向への広がりはここで抑えられ、延長トレイン
領域５の底部の接合での電界が高くなり、ここで降伏が
生じる。このときの降伏電流は第２図の矢印の方向に流
れ、寄生バイポーラトランジスタ動作は起こらない。な
お、半導体基板２の下に第１導電形の領域８がない場合
のＭＯＳＦＥＴの降伏電圧は４５０Ｖであり、トレイン
−半導体基板間の降伏電圧を４００ＶとすることでＭＯ
ＳＦＥＴの破壊が防止される。
ソース間に逆電圧が印加されたときの空乏層１２の広が
りを第２図に示した。ドレイン電極１０とソース電極１
１との間に逆電圧が印加されると空乏層１２は延長ドレ
イン領域５と半導体基板２の間に広がり、ついには半導
体基板２の下の第１導電形の領域８に達する。空乏層１
２の下方向への広がりはここで抑えられ、延長トレイン
領域５の底部の接合での電界が高くなり、ここで降伏が
生じる。このときの降伏電流は第２図の矢印の方向に流
れ、寄生バイポーラトランジスタ動作は起こらない。な
お、半導体基板２の下に第１導電形の領域８がない場合
のＭＯＳＦＥＴの降伏電圧は４５０Ｖであり、トレイン
−半導体基板間の降伏電圧を４００ＶとすることでＭＯ
ＳＦＥＴの破壊が防止される。
発明の効果
以上のように本発明は、横型ＭＯ８ＦＥＴが形成された
第１導電形の半導体基板の下に半導体基板よりも不純物
濃度の高い第１導電形の領域を設け、ソース領域は半導
体基板に接続し、かつ半導体基板の厚さをソース−ドレ
イン間に逆電圧が印加されたときに空乏層が容易に半導
体基板下の第１導電形の領域に達する厚さとするこおに
より、ＭＯＳＦＥＴと同一チップ内に工程を追加するこ
となく内蔵させることのできる優れたサージ保護用の半
導体装置を実現できるものである。
第１導電形の半導体基板の下に半導体基板よりも不純物
濃度の高い第１導電形の領域を設け、ソース領域は半導
体基板に接続し、かつ半導体基板の厚さをソース−ドレ
イン間に逆電圧が印加されたときに空乏層が容易に半導
体基板下の第１導電形の領域に達する厚さとするこおに
より、ＭＯＳＦＥＴと同一チップ内に工程を追加するこ
となく内蔵させることのできる優れたサージ保護用の半
導体装置を実現できるものである。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は同半導体装置のトレイン−ソース間に逆電圧
を印加したときの空乏層の広がりを示す図、第３図はＭ
ＯＳＦＥＴをスイッチング素子としてイグナイタに使用
した場合の回路図、第４図（ａ）はイグナイタにサージ
保護用ダイオードがない場合の動作特性図、第４図（ｂ
）はイグナイタにサージ保護用ダイオードを取り付けた
場合の動作特性図、第５図はサージ保護用ダイオードが
ないときに降伏電流が流れた場合のＭＯＳＦＥＴの内部
の状態を示す図である。 ２・・・・・・半導体基板、３・・・・・・ソース領域
、４・・・・・・ドレインコンタクト領域、５・・・・
・・延長ドレイン領域、６・・・・・・ゲート酸化膜、
７・・・・・・ゲート電極、８・・・・・・半導体基板
の下の第１導電形の領域、１２・・・・・・空乏層。 代理人の氏名 弁理士 粟野重孝 ほか１名第４図 １・ ２ｇ 千 第 ５１Ｙ］
、第２図は同半導体装置のトレイン−ソース間に逆電圧
を印加したときの空乏層の広がりを示す図、第３図はＭ
ＯＳＦＥＴをスイッチング素子としてイグナイタに使用
した場合の回路図、第４図（ａ）はイグナイタにサージ
保護用ダイオードがない場合の動作特性図、第４図（ｂ
）はイグナイタにサージ保護用ダイオードを取り付けた
場合の動作特性図、第５図はサージ保護用ダイオードが
ないときに降伏電流が流れた場合のＭＯＳＦＥＴの内部
の状態を示す図である。 ２・・・・・・半導体基板、３・・・・・・ソース領域
、４・・・・・・ドレインコンタクト領域、５・・・・
・・延長ドレイン領域、６・・・・・・ゲート酸化膜、
７・・・・・・ゲート電極、８・・・・・・半導体基板
の下の第１導電形の領域、１２・・・・・・空乏層。 代理人の氏名 弁理士 粟野重孝 ほか１名第４図 １・ ２ｇ 千 第 ５１Ｙ］
Claims (1)
- 第１導電形の半導体基板中に形成された第２導電形の
ソース領域と第２導電形のドレインコンタクト領域との
間に前記ドレインコンタクト領域に接して第２導電形の
延長ドレイン領域を有し、この延長ドレイン領域と前記
ソース領域との間の前記半導体基板表面をチャネルとし
、このチャネル領域の上にゲート酸化膜を介してゲート
電極を有する半導体装置であって、前記第１導電形の半
導体基板の下に不純物濃度が前記半導体基板より高い第
１導電形の領域を有し、ソース領域が前記半導体基板と
接続され、かつ前記半導体基板の厚さをドレインとソー
スの間に逆電圧を印加したときに広がる空乏層が前記半
導体基板の下の第１導電形の領域に容易に達する厚さと
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189114A JP2713496B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189114A JP2713496B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474474A true JPH0474474A (ja) | 1992-03-09 |
| JP2713496B2 JP2713496B2 (ja) | 1998-02-16 |
Family
ID=16235616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189114A Expired - Fee Related JP2713496B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713496B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123726A (en) * | 1981-01-23 | 1982-08-02 | Hitachi Ltd | Mis semiconductor device |
| JPS59100570A (ja) * | 1982-11-30 | 1984-06-09 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS61116876A (ja) * | 1985-11-15 | 1986-06-04 | Hitachi Ltd | 大電力用絶縁ゲート電界効果型半導体装置 |
| JPH0198262A (ja) * | 1987-10-12 | 1989-04-17 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
-
1990
- 1990-07-16 JP JP2189114A patent/JP2713496B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123726A (en) * | 1981-01-23 | 1982-08-02 | Hitachi Ltd | Mis semiconductor device |
| JPS59100570A (ja) * | 1982-11-30 | 1984-06-09 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS61116876A (ja) * | 1985-11-15 | 1986-06-04 | Hitachi Ltd | 大電力用絶縁ゲート電界効果型半導体装置 |
| JPH0198262A (ja) * | 1987-10-12 | 1989-04-17 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713496B2 (ja) | 1998-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |