JPH0477826A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パーソナルコンピュータ等に内蔵されて装
置各部の制御や各種機能を実現するためのデータ処理を
行なうマイクロプロセッサに関する。

〔従来の技術〕

パーソナルコンピュータ等に内蔵するマイクロプロセッ
サや１チツプマイクロコンピユータは、ＣＰＵ、ＲＯＭ
、ＲＡＭ等をそれぞれ制御信号線。

アドレスバス、及びデータバス等によって接続して構成
されている。

そして、ソフトウェアが指示する処理手順によってＣＰ
Ｕが制御信号と共にアドレス信号を送出して、ＲＯＭ又
はＲＡ、　Ｍに格納されているデータを取り込んで各種
の演算を行ない、種々の機能を実現している。

その際、ソフトウェアの誤り（バグ）によってＲＡＭ内
に設定したスタックエリアを越えてデータをセーブする
スタックエリアオーバフローが起きる場合があり、これ
はすぐに修正する必要がある。

そこで、従来は予めソフトウェアを設計する時に、スタ
ックエリアとして要するエリアサイズを算出して、その
エリアサイズに相当するエリアをＲＡＭ内に設定したら
、スタックエリアと非スタックエリアとの境界アドレス
に固定パターンを書き込み、マイクロプロセッサが動作
中は、周期的にその境界アドレスを参照して格納されて
いる固定パターンが他のデータの書き込みによって消去
（破壊）されているかいないかを検査し、スタックエリ
アオーバフローの発生を検出していた。

〔発明が解決しようとする課題〕

しかしながら、上述のようにしてスタックエリアオーバ
フローの発生を検出するのでは次のような問題があった
。

（１）ソフトウェアがマイクロプロセッサを動作させる
と共に、スタックエリアオーバフローの発生の検出を周
期的に行なわなければならないので、ソフトウェアの負
担が増加して処理の効率が低下する。

（２）スタックエリアオーバフローが発生しても、その
発生時点て検出されるとは限らないため、ソフトウェア
のバグを解明する際の手掛かりが得られない。

（３）スタックエリアオーバフローな起しても、偶然に
境界アドレスに格納した固定パターンと同一のデータに
よってその固定パターンが消去された場合は、スタック
エリアオーバフローの発生を検出できない。

この発明は」１記の点に鑑みてなされたものであり、ラ
フ１〜ウエアに負担をかけずにマイクロプロセッサのス
タックエリアオーバフローを発生時点で確実に検出でき
るようにすることを目的とする。

〔課題を解決するための手段〕

この発明は上記の目的を達成するため、読み出し及び書
き込み可能なメモリに設定したスタックエリアと非スタ
ックエリアとの境界アドレスを格納するバウンダリレジ
スタと、スタックエリアの最終アドレスを格納するスタ
ックポインタと、スタックポインタに格納されている最
終アドレスを減算する命令が実行された時に、その減算
後の最終アドレスとバウンダリレジスタに格納されてい
る境界アドレスとを比較する手段と、その手段によって
比較した減算後の最終アドレスと境界アドレスとが一致
したらスタックエリアオーバフローの割込要求を出力す
る手段を設けたマイクロプロセッサを提供する。

〔作　用〕

この発明しこよるマイクロプロセッサは、ＲＡＭに設定
したスタックエリアと非スタックエリアの境界アドレス
をバウンダリレジスタに、スタックエリアの最終アドレ
スをスタックポインタにそれぞれ格納し、その最終アド
レスを減算するような命令が実行されると、減算された
最終アドレスが境界アドレスに一致するか否かを比較す
ることによってスタックエリアオーバフローの発生な検
出するので、ソフトウェアが周期的にチエツクする必要
はなく負担がかからない。

また、その減算された最終アドレスが境界アドレスに一
致した時に割込要求を出力するので、スタックエリアオ
ーバフローをその発生時点で検出することができる。

さらに、スタックエリアオーバフローの発生を、減算さ
れた最終アドレスが境界アドレスに一致したか否かを比
較することによって判別するので、固定パターンの消去
を検出するように不確実なものではなくなる。

〔実施例〕

以下、この発明の実施例を図面に基づいて具体的に説明
する。

第２図は、この発明によるマイクロプロセッサの概略構
成を示すブロック図である。

このマイクロプロセッサは、全体の制御を司ると共に各
種の演算処理等を行なうＣＰＵＩと、このＣＰＵＩを動
作させるソフトウェア及び固定データを格納する読み出
し専用メモリであるＲＯＭ２と、ＣＰＵ１が各種の演算
処理を行なうデータを一時的に格納する読み出し及び書
き込み可能なメモリであるＲＡＭ３と、外部とのデータ
の遺り取りを行なう■／○ポート４と、制御信号、アド
レスデータ、演算対象のデータの通信線である制御信号
線５．アドレスバス６、データバス７からなる。

第１図は、第２図に示したＣＰＵＩの内部構成を示すブ
ロック図である。

このＣＰＵＩは、内部バス２４を通じて第１−図のＲＯ
Ｍ２又はＲＡＭ３から読み込んだ命令を一時的に格納す
る命令レジスタ１０、その命令を解析して内容に応じて
組み合わせた制御信号を発生する命令デコーダ１１、内
部制御信号線２３を通じて所要のタイミングで各部へ制
御信号を送出するタイミング及び制御部１２、演算処理
を行なうデータを格納するアキュミュレータ１３、ＲＡ
Ｍ３から読み込んだデータを格納するテンポラリレジス
タ１４、アキュミュレータ１３及びテンポラリレジスタ
１４から読み込んだデータを互いに加算又は減算する等
の演算を行なう演算部１５、タイミング及び制御部１２
からの制御信号に応じて各レジスタ１７〜２０の選択を
行なうレジスタ選択部１６、アドレスの加算及び減算の
処理を行なうインクリメンタ／デクリメンタアドレスラ
ッチ２１、及びＰ　Ｃ１，９から読み出したアドレスを
格納するアドレスバッファ２２からなる。

レジスタ選択部］６が選択し得るレジスタのうち、１７
は各種の演算、データの移動、及びアドレス修飾等に使
用する汎用レジスタ群である。

１８はスタックポインタ（ｓｐ）であり、初期設定時に
は第３図に示すＲＡ　Ｍ、　３内に設定したスタックエ
リアの最終アドレスを格納し、減算命令によって減算し
た最終アドレスを順次格納する。

１９はプログラムカウンタ（ｐｃ）であり、次に実行す
べき命令を記憶しているＲＯＭ２またはＲ，Ａ　Ｍ　３
のアドレスを格納する。

２０はバウンダリレジスタ（ＢＤＲ）であり、第３図に
示すＲＡ、　Ｍ　３に設定したスタックエリアと非スタ
ックエリアの境界アドレス（ｂｄａｄｒ）を格納する。

次に、第４図のフローチャートによってこのマイクロプ
ロセッサの処理について説明する。

マイクロプロセッサが起動すると、初期設定として、第
３図に示したＲ　Ａ、　Ｍ　３内に設定したスタックエ
リアと非スタックエリアの境界アドレス（ｂｃｌａｄｒ
）及びスタックエリアの最終アドレスを、それぞれスタ
ックポインタ（ＳＰ）１８とバウンダリレジスタ（ＢＤ
Ｒ）２０に格納する。

この初期設定が終了すると、プログラムカウンタ（ＰＣ
）１９に格納されているアドレス（最初は先頭アドレス
である）をアドレスバッファ２２に読み出し、そのアド
レスによって示される命令をＲＯＭ　２から読み出して
命令レジスタ１０に格納し、ＰＣｌ３の内容（アドレス
）に１を加算したら、命令デコーダ１１が命令レジスタ
１０に格納されている命令を解析して、それに対応した
処理に移行する。

その命令がデータの演算を指示するものなら、そのデー
タをＲＯＭ２又はＲＡ、　Ｍ　３から読み出してテンポ
ラリレジスタＪ４へ格納し、アキュミュレータ１３と演
算部１５とによって各種の演算を行なう。

そして、解析した命令が５Ｐ１８のアドレスを減算する
ＰＵＳＨ命令（他にＣＡＬＬ命令等があるが説明は省略
する）ならば、アキュミュレータ１３に格納されている
データを５Ｐ１８に格納されているＲＡＭ３のアＩ（レ
ス先へ格納し、５Ｐ１８の内容（アドレス）から１を減
算する。

次に、５Ｐ１８とＢＤＲ２０に格納されているアドレス
を比較して、一致しなかったらＰＣｌ３のアドレスをア
ドレスバッファ２２へ読み出す処理へ戻るが、一致した
らスタックエリアオーバフローの割込要求のフラグをセ
ラｌ−Ｌ、直ちにその割込処理を行なうルーチンへ飛ぶ
。

そして、スタックエリアオーバフロー発生の対策は、そ
の発生時のレジスタ内容、システム情報等な適当なメモ
リエリアにセーブして、操作者に対してスタックエリア
オーバフローの発生を知らせる表示をすると共に、制御
プログラムによる制御処理を行なって入力装置のコンソ
ールから指示入力があるまで待機するようにしたり、Ｃ
ＰＵの動作をストップするようにすれば、ソフトウェア
のバグに対する最適の情報が収集できて、そのバグを取
り除く処置を素早くとることができる。

〔発明の効果〕

以上説明してきたように、この発明によるマイクロプロ
セッサは、スタックエリアオーバフロー発生の検出に、
ソフトウェアの周期的なチエツクを要しないので、ソフ
トウェアの処理効率がよくなる。

また、スタックエリアオーバフローの発生を確実にその
発生時点で検出できるため、その原因となったソフトウ
ェアのバグを解析するための最適情報を収集することが
可能となる。

【図面の簡単な説明】

第１図は第２図に示すＣＰＵの内部構成を示すブロック
図。 第２図はこの発明によるマイクロプロセッサの概略構成
を示すブロック図、 第３図は第２図のＲＡＭ及び第１図のスタックポインタ
とバウンダリレジスタの説明図、第４図は第１−図に示
すマイクロプロセッサの処理を示すフロー図である。 ］−・・・ＣＰＵ　　　２・・・ＲＯＭ　　　３・・・
ＲＡＭ４・・・■／○ポート５・制御信号線 ６・・アドレスバス　　７・・・データバス１２・タイ
ミング及び制御部 １８・スタックポインタ　（ｓｐ）

Claims (1)

1. 【特許請求の範囲】 １　読み出し及び書き込み可能なメモリに設定したスタ
   ックエリアと非スタックエリアとの境界アドレスを格納
   するバウンダリレジスタと、 前記スタックエリアの最終アドレスを格納するスタック
   ポインタと、 該スタックポインタに格納されている最終アドレスを減
   算する命令が実行された時に、その減算後の最終アドレ
   スと前記バウンダリレジスタに格納されている境界アド
   レスとを比較する手段と、該手段によつて比較した減算
   後の最終アドレスと境界アドレスとが一致したらスタッ
   クエリアオーバフローの割込要求を出力する手段とを備
   えたことを特徴とするマイクロプロセッサ。