JPH0478188B2 - - Google Patents
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- Publication number
- JPH0478188B2 JPH0478188B2 JP60229312A JP22931285A JPH0478188B2 JP H0478188 B2 JPH0478188 B2 JP H0478188B2 JP 60229312 A JP60229312 A JP 60229312A JP 22931285 A JP22931285 A JP 22931285A JP H0478188 B2 JPH0478188 B2 JP H0478188B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layers
- metal
- silicide
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
［産業状の利用分野］
この発明はMOS型トランジスタに関し特にそ
のゲート電極の構造に関するものである。
のゲート電極の構造に関するものである。
［従来の技術］
従来のMOS型トランジスタは第２図に示すよ
うにｎチヤネルタイプトランジスタを例にとると
ｐ型基板５の上にソース領域４、ドレイン領域
１、ゲート酸化膜３、ゲート電極２からなる構造
をとるのが通例であり、ゲート電極２には通常ポ
リシリコンが用いられてきた。しかしながら、ポ
リシリコンの厚さを5000〓程度にしても、そのシ
ート抵抗が20Ω／□程度にしか下げられないの
で、第３図に示すように、ポリシリコン６とＷ，
Ti，Mo或はWSi2，TiSi2，MoSi2のような高融
点金属或はそのシリサイドの層７とを積層した積
層構造がゲート電極として用いられつつありそれ
によつてゲート電極の抵抗が5Ω／□まで下げら
れてきた。
うにｎチヤネルタイプトランジスタを例にとると
ｐ型基板５の上にソース領域４、ドレイン領域
１、ゲート酸化膜３、ゲート電極２からなる構造
をとるのが通例であり、ゲート電極２には通常ポ
リシリコンが用いられてきた。しかしながら、ポ
リシリコンの厚さを5000〓程度にしても、そのシ
ート抵抗が20Ω／□程度にしか下げられないの
で、第３図に示すように、ポリシリコン６とＷ，
Ti，Mo或はWSi2，TiSi2，MoSi2のような高融
点金属或はそのシリサイドの層７とを積層した積
層構造がゲート電極として用いられつつありそれ
によつてゲート電極の抵抗が5Ω／□まで下げら
れてきた。
［発明が解決しようとする問題点］
ところが、最近、トランジスタの高速動作が求
められ、特にメモリの読み出し速度などはこのゲ
ート電極抵抗の低減が特に効果的なことがわかつ
てきた。こうしたゲート電極抵抗の低減には、高
融点金属或はそのシリサイド層７を厚くすること
が有効であるように思えるが、この厚さを厚くす
ると、ゲート長８の制御性低下或いはそのストレ
スによつてVTHのバラツキの増大を引き起こす。
められ、特にメモリの読み出し速度などはこのゲ
ート電極抵抗の低減が特に効果的なことがわかつ
てきた。こうしたゲート電極抵抗の低減には、高
融点金属或はそのシリサイド層７を厚くすること
が有効であるように思えるが、この厚さを厚くす
ると、ゲート長８の制御性低下或いはそのストレ
スによつてVTHのバラツキの増大を引き起こす。
本発明は、上記のような低抵抗化の確立のため
になされたもので、ゲート電極の抵抗の低減を実
現することを目的としている。また、発明の他の
目的は、前記ゲート電極の抵抗の低減を低コスト
で実現することにある。
になされたもので、ゲート電極の抵抗の低減を実
現することを目的としている。また、発明の他の
目的は、前記ゲート電極の抵抗の低減を低コスト
で実現することにある。
［問題点を解決するための手段］
この発明によるMOS型トランジスタのゲート
電極は、ポリシリコンと金属或は金属シリサイド
との積層構造を複数層重ねた構成を有しており、
且つ、前記複数層の全ての層における前記金属或
いは金属シリサイドが同一の材料である。
電極は、ポリシリコンと金属或は金属シリサイド
との積層構造を複数層重ねた構成を有しており、
且つ、前記複数層の全ての層における前記金属或
いは金属シリサイドが同一の材料である。
［作用］
上記の手段によつて得られるポリシリコンと金
属或は金属シリサイドとの積層構造を複数層重ね
た構成のゲート電極は、その抵抗の低減を可能に
し、その層の積み重ねによつて1Ω／□以下のシ
ート抵抗をも可能にし、ひいてはトランジスタの
高速動作を可能にする。また、前記複数層を重ね
るにも拘らず、全ての層における金属或は金属シ
リサイドを同一材料にしたので、単純なプロセス
で製造することが可能である。
属或は金属シリサイドとの積層構造を複数層重ね
た構成のゲート電極は、その抵抗の低減を可能に
し、その層の積み重ねによつて1Ω／□以下のシ
ート抵抗をも可能にし、ひいてはトランジスタの
高速動作を可能にする。また、前記複数層を重ね
るにも拘らず、全ての層における金属或は金属シ
リサイドを同一材料にしたので、単純なプロセス
で製造することが可能である。
［発明の実施例］
第１図は本発明の代表的なゲート電極を表わす
断面図である。この第１図のゲート電極は、ゲー
ト酸化膜３の上に、ポリシリンコン層６と高融点
金属層又はそのシリサイド層９との積層構造を設
け、さらに前記高融点金属層又はそのシリサイド
層９の上に、ポリシリコン層１０と高融点金属層
又はそのシリサイド層１１との積層構造を設けて
なる。すなわち、第１図のゲート電極は、ポリシ
リコンと高融点金属層又はそのシリサイド層でな
る２つの積層構造を重ねた構成である。すなわ
ち、このゲート電極では、各積層構造における高
融点金属層又はそのシリサイド層９，１１は同一
材料である。本発明によるMOS型トランジスタ
のゲート電極を構成する積層構造の数は、目標と
する低抵抗値を得るために、必要に応じて３以上
にすることが可能である。
断面図である。この第１図のゲート電極は、ゲー
ト酸化膜３の上に、ポリシリンコン層６と高融点
金属層又はそのシリサイド層９との積層構造を設
け、さらに前記高融点金属層又はそのシリサイド
層９の上に、ポリシリコン層１０と高融点金属層
又はそのシリサイド層１１との積層構造を設けて
なる。すなわち、第１図のゲート電極は、ポリシ
リコンと高融点金属層又はそのシリサイド層でな
る２つの積層構造を重ねた構成である。すなわ
ち、このゲート電極では、各積層構造における高
融点金属層又はそのシリサイド層９，１１は同一
材料である。本発明によるMOS型トランジスタ
のゲート電極を構成する積層構造の数は、目標と
する低抵抗値を得るために、必要に応じて３以上
にすることが可能である。
また、積層構造の数を増やしても、高融点金属
層又はそのシリサイド層９，１１が同一材料であ
るから、製造プロセスを単純化することが可能で
ある。
層又はそのシリサイド層９，１１が同一材料であ
るから、製造プロセスを単純化することが可能で
ある。
［発明の効果］
発明によるMOS型トランジスタによると、ゲ
ート電極抵抗を抵抗とすることで高速動作が可能
となり、特に集積回路の信号伝達の速度を速くし
て、このMOS型トランジスタを用いた装置を高
性能にすることに大きな効果がある。
ート電極抵抗を抵抗とすることで高速動作が可能
となり、特に集積回路の信号伝達の速度を速くし
て、このMOS型トランジスタを用いた装置を高
性能にすることに大きな効果がある。
また、積層構造を複数層重ねてゲート電極抵抗
を低抵抗としているにも拘らず、前記複数層の全
ての層における前記金属或いは金属シリサイドが
同一材料であるから、製造プロセスを単純化する
ことが可能であり、低コストで得ることができる
という効果もある。
を低抵抗としているにも拘らず、前記複数層の全
ての層における前記金属或いは金属シリサイドが
同一材料であるから、製造プロセスを単純化する
ことが可能であり、低コストで得ることができる
という効果もある。
第１図は本発明の一実施例になるMOS型トラ
ンジスタの電極構造、第２図は従来のMOS型ト
ランジスタの電極構造、第３図は低抵抗化のため
に高融点金属又はそのシリサイドを重ねたトラン
ジスタの電極構造である。 図中、１はドレイン領域、３はゲート酸化膜、
４はソース領域、５はｐ型シリコン基板、６，１
０はポリシリコン層、９，１１は高融点金属層ま
たはそのシリサイド層である。図中、同一符号は
同一または相当部分を示す。
ンジスタの電極構造、第２図は従来のMOS型ト
ランジスタの電極構造、第３図は低抵抗化のため
に高融点金属又はそのシリサイドを重ねたトラン
ジスタの電極構造である。 図中、１はドレイン領域、３はゲート酸化膜、
４はソース領域、５はｐ型シリコン基板、６，１
０はポリシリコン層、９，１１は高融点金属層ま
たはそのシリサイド層である。図中、同一符号は
同一または相当部分を示す。
Claims (1)
- １ ゲート電極がポリシリコンと金属或は金属シ
リサイドとの積層構造を複数層重ねた構成を有
し、且つ、前記複数層の全ての層における前記金
属或いは金属シリサイドが同一材料であることを
特徴とするMOS型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22931285A JPS6286865A (ja) | 1985-10-14 | 1985-10-14 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22931285A JPS6286865A (ja) | 1985-10-14 | 1985-10-14 | Ｍｏｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286865A JPS6286865A (ja) | 1987-04-21 |
| JPH0478188B2 true JPH0478188B2 (ja) | 1992-12-10 |
Family
ID=16890165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22931285A Granted JPS6286865A (ja) | 1985-10-14 | 1985-10-14 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286865A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930006140B1 (ko) * | 1988-01-21 | 1993-07-07 | 세이꼬 엡슨 가부시끼가이샤 | Mis형 반도체 집적회로장치 |
| US5341014A (en) * | 1992-01-07 | 1994-08-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method of fabricating the same |
| US5441914A (en) * | 1994-05-02 | 1995-08-15 | Motorola Inc. | Method of forming conductive interconnect structure |
| JPH10270380A (ja) * | 1997-03-21 | 1998-10-09 | Nec Corp | 半導体装置 |
| JP3059150B1 (ja) | 1999-02-02 | 2000-07-04 | 沖電気工業株式会社 | ゲ―ト電極構造及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150281A (en) * | 1975-06-19 | 1976-12-23 | Oki Electric Ind Co Ltd | Semiconductor device |
| JPS55143051A (en) * | 1979-04-26 | 1980-11-08 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS56118370A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS57194567A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Semiconductor memory device |
-
1985
- 1985-10-14 JP JP22931285A patent/JPS6286865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6286865A (ja) | 1987-04-21 |
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