JPH0478650U - - Google Patents

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JPH0478650U
JPH0478650U JP11949590U JP11949590U JPH0478650U JP H0478650 U JPH0478650 U JP H0478650U JP 11949590 U JP11949590 U JP 11949590U JP 11949590 U JP11949590 U JP 11949590U JP H0478650 U JPH0478650 U JP H0478650U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例の構成図、第２図は
メモリセレクト信号とアドレスの対応関係を示し
た図、第３図はメモリのチツプセレクト回路の従
来における構成例を示した図である。 ４，５，６１〜６１６……デコーダ、７……メ
モリ割り付データ供給手段、８１〜８４……オア
ゲート、９１〜９４……メモリチツプ。

Claims (1)

  1. 【実用新案登録請求の範囲】 デコーダを複数段接続し、各段から出力される
    デコード信号により次段のデコーダをチツプセレ
    クトし、各段のデコーダにはアドレスの中の所定
    ビツトずつ順次に与え、最終段から出力されるデ
    コード信号によりメモリチツプを選択するメモリ
    のチツプセレクト回路において、 デコード信号と選択するメモリチツプの対応関
    係を定めた割り付けデータを送出するメモリ割り
    付けデータ供給手段と、 最終段から発生するデコード信号の数だけ設け
    られていて、このデコード信号によりチツプセレ
    クトされるとともに、前記メモリ割り付けデータ
    供給手段から送出された割り付けデータをデコー
    ドする割り付け用デコーダと、 この割り付け用デコーダと同数だけ設けられて
    いて、各割り付け用デコーダのＮ番目（Ｎは整数
    ）のデコード信号どうしのオアをとり、このオア
    出力で前記メモリチツプをチツプセレクトするオ
    アゲートと、 を具備したことを特徴とするメモリのチツプセレ
    クト回路。
JP11949590U 1990-11-15 1990-11-15 メモリのチップセレクト回路 Expired - Lifetime JP2563537Y2 (ja)

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JPH0478650U true JPH0478650U (ja) 1992-07-09
JP2563537Y2 JP2563537Y2 (ja) 1998-02-25

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