JPH0481959A - 入出力命令制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサモジュールとアダプタ等の入出力処理装置と
を備えるとともに、プロセッサモジュールのデータ処理
部が、入出力処理装置に対して、メインメモリのアドレ
ス空間と同一空間にマツピングされる入出力命令を発行
していく構成を採るデータ処理システムにおいての入出
力命令制御方式に関し、 誤った入出力命令の発行を防止できるようにすることを
目的とし、 データ処理部が、発行する入出力命令の空きのデータ部
分の対となる複数組のビット対に、規定の論理情報を割
り付けるよう構成するとともに、プロセッサモジュール
又は入出力処理装置のいずれか一方が、この論理情報を
検出する検査手段を備えるよう構成し、検査手段に従っ
て、発行された入出力命令のデータ部分に割り付けられ
る論理情報の不成立が検出されるときには、データ処理
部より発行された入出力命令を無効なものとして処理し
ていくよう構成する。

〔産業上の利用分野〕

本発明は、プロセッサモジュールとアダプタ等の入出力
処理装置とを備えるとともに、プロセッサモジュールの
データ処理部が、入出力処理装置に対して、メインメモ
リのアドレス空間と同一空間にマンピングされる入出力
命令を発行していく構成を採るデータ処理システムにお
いての入出力命令制御方式に関し、特に、誤った入出力
命令の発行を防止できるようにする入出力命令制御方式
％式％ データ処理システムでは、デバイスとの接続を処理する
アダプタに対して、入出力命令を発行していくこと番こ
なるが、誤ったデータ処理が実行されないようにするた
めにも、誤った入出力命令が発行されないようにする構
成を採っていく必要がある。特に、近年、システムダウ
ンの防止や２４時間運転を可能にするために、マルチプ
ロセッサ構成を採るデータ処理システムが普及しつつあ
るが、このようなデータ処理システムでは、アダプタに
対して誤った入出力命令が発行されてしまうようなこと
が起こると、その影響が発行元のプロセッサモジュール
に止まらないで、他のプロセッサモジュールにも波及し
てしまうという深刻な事態を招（ことから、この誤った
入出力命令の発行防止の手段を備えていくことは不可欠
なことなのである。

〔従来の技術〕

大型の汎用のデータ処理システムでは、メインメモリに
対しての書込命令は、メインメモリしかアクセスしない
ようになっているのに対して、広く普及しているマイク
ロプロセッサベースのデータ処理システムでは、メイン
メモリのアドレス空間と同一空間に、ハードウェア機構
のレジスタのアドレス情報や入出力命令の発行光のアド
レス情報をマツピングしていく構成を採っている。

従来、このようなアドレス空間の指定方法を採るマイク
ロプロセッサベースのデータ処理システムでは、システ
ムの簡略化を図るために、発行された入出力命令につい
ては何らチエツクを行わずに、そのままアダプタに対し
て発行していくという構成を採っていた。

〔発明が解決しようとするＤＩ題〕

しかしながら、このような従来技術のマイクロプロセッ
サベースのデータ処理システムを用いていると、ソフト
ウェアのバグにより、メインメモリへの書込命令が入出
力命令に間違われることが起こり、これがために、メイ
ンメモリへの書込データが入出力命令に従ってアダプタ
に転送されてしまうことになるという問題点があった。

マイクロプロセッサベースのデータ処理システムを用い
てマルチプロセッサ構成のデータ処理システムを構築し
ていく場合、このような誤った入出力命令の実行は、そ
の影響が発行元のプロセッサモジエールに止まらないで
他のプロセッサモジュールにも波及してしまい、極めて
深刻な事態を招くことになる。これから、従来技術に従
っているならば、２４時間の無人運転を要求されるよう
なデータ処理については、マイクロプロセッサベースの
データ処理システムを適用していくことができないとい
う問題点があったのである。

本発明はかかる事情に鑑みてなされたものであって、プ
ロセッサモジュールとアダプタ等の入出力処理装置とを
備えるとともに、プロセッサモジュールのデータ処理部
が、入出力処理装置に対して、メインメモリのアドレス
空間と同一空間にマツピングされる入出力命令を発行し
でいく構成を採るデータ処理システムにおいて、誤った
入出力命令の発行を防止できるようにする新たな入出力
命令制御方式の提供を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１はプロセッサモジュール、２はアダプタやチャ
ネル等のような入出力処理装置である。

プロセッサモジュール１は、データ処理を実行するデー
タ処理部１０と、データ処理部１０のデータ処理の実行
のために必要となるデータを展開するメインメモリ１１
と、入出力処理装置２との間に設けられる１１０バスと
のインタフェース処理を実行するバス制御回路１２を備
えることで、入出力処理装置２との間のインタフェース
処理を実行するバス制御部１３と、バス制御回路１２に
入出力命令のアドレス情報を転送するアドレスバス１４
と、バス制御回路１２に入出力命令のデータ情報を転送
するデータバス１５とを備える。また、入出力処理装置
２は、プロセッサモジュール１との間のインタフェース
処理を実行するバス制御部２０を備える。

そして、プロセッサモジュールｌのバス制御部１３か入
出力処理装置２のバス制御部２０のいずれか一方は、デ
ータ処理部１０から送られてくる入出力命令の空きのデ
ータ部分の対となる複数組のビット対に割り付けられる
規定の論理情報の成立・不成立を検出する検査手段１６
を備えるよう構成される。

〔作用〕

本発明では、データ処理部ＩＯは、バス制御部１３に対
して入出力命令を発行するときには、その入出力命令の
空きのデータ部分の対となる複数組のビット対に、例え
ば互いに反転形式となるビットデータ等を割り付けるこ
とで、規定の論理情報を割り付けるよう処理する。

検査手段１６は、データ処理部１０からの入出力命令を
受は取ると、送られてきた入出力命令の空きのデータ部
分を参照することで、データ処理部ＩＯにより割り付け
られた論理情報が成立しているのか否かを判断する。そ
して、バス制御部１３．２０は、この検査手段１６の判
断により、規定の論理情報の成立してない入出力命令で
あると判断されるときには、メインメモリ１１に対して
のアクセス要求が誤って入出力命令として発行されてき
たものと判断して、その入出力・命令を無効なものとし
て扱うよう処理する。

このようにして、本発明では、メインメモリ１１のアド
レス空間と同一空間にマツピングされる入出力命令を発
行する構成を採るデータ処理システムにおいて、誤った
入出力命令の発行を防げるようになるので、このような
データ処理システムに従って、２４時間運転を実行する
ようなマルチプロセッサ構成のデータ処理システムを構
築できるようになるのである。

〔実施例〕

以下、実施例に従って本発明の詳細な説明する。

第２図に、本発明を適用するのに好適なデータ処理シス
テムのシステム構成を図示する。この図に示すように、
本発明を適用するの番ご好適なデータ処理システムは、
２４時間運転を実現するために、システム構成的にはル
ーズリイ・カンプルド・マルチプロセッサ構成が採られ
て、すべてのシステム構成機器が二重化されて構成され
ることになる。すなわち、ｃｐｕとメインメモリとを備
えて各々が独立したコンピュータとして動作するととも
に、メインメモリのアドレス空間と同一の空間にマツピ
ングされる入出力命令を発行する構成を採る複数のプロ
セッサモジュール３０と、プロセッサモジュール３０間
のデータ情報の授受のために備え・られる複数の共有メ
モリ３１と、プロセッサモジュール３０と共有メモリ３
１とを接続する′二重化構成のＳＳバス３２と、ＳＳバ
ス３２を集中制御するバスハンドラ３３と、デバイス３
４（回線切換器３５等を含む）の接続のために傭えられ
る二重化構成のアダプタ３６と、プロセッサモジュール
３０とアダプタ３６とを接続する二重化構成のＩ１０バ
ス３７と、Ｉ１０バス３７を集中制御するバスハンドラ
３８とを備えるよう構成されるのである。

第３図に、このプロセッサモジュール３０の詳細な一実
施例を図示する０図中、３００はＣＰＵ、３０１はメイ
ンメモリ、３０２はバス制御回路、３０３はバス制御部
、３０４はアドレスバス、３０５はデータバス、３０６
は第１図の検査手段１６に相当する比較器である。

第１図でも説明したように、本発明では、データ処理機
能を実行するソフトウェアの指示に従って、ＣＰＵ３０
０は、バス制御部３０３に対して入出力命令を発行する
ときに、その入出力命令の空きのデータ部分の対となる
複数のビット対に、規定の論理情報を割り付けるよう処
理するものでアル、すなわち、ＣＰＵ３００は、第４図
（ａ）に示すように、アドレスバス３０４を介してノマ
ス制御部３０３に対して、入出力命令であることを表示
するＩ１０コードと、入出力命令の発行光となるアダプ
タ３６のモジュール番号を指定するアダプタ番号コード
と、入出力命令の処理対象となるデバイス３４のモジュ
ール番号を指定するデバイス番号コードと、入出力命令
のオペランドを表示するオペコードとからなる入出力命
令のアドレス情報を送出するとともに、第４図（ｂ）に
示すように、データバス３０５を介してバス制御部３０
３に対して、パラメータとして渡す入出力命令のデータ
情報を送出することになるが、この送出するデータ情報
の空きの部分に、第５図に示すように、例えば、ビット
対のビットデータが互いに反転形式となるような論理情
報を割り付けていくよう処理するのである。

比較器３０６は、データバス３０５を介して送られてく
る入出力命令のデータ情報を受は取ると、論理情報の割
り付けられている対をなすビットデータを比較していく
ことで、入出力命令に割り付けられた論理情報が成立し
ているか否かを判断する。すなわち、比較器３０６は、
入出力命令に対してビット対のビットデータが互いに反
転形式となるような論理情報が割り付けられているとき
には、受は取った入出力命令のデータ情報のビット対の
ビットデータを参照することで、すべてのビット対のビ
ットデータが反転形式となっているか否かを判断するの
である。

そして、バス制御回路３０２は、この比較器３０６の検
出結果を受けて、規定の論理情報の成立していない入出
力命令であると判断されるときには、アドレスバス３０
４を介して送られてくる入出力命令のアドレス情報が入
出力命令であることを表すＩ１０コードを表示していて
も、メインメモリ３０１に対してのアクセス要求が誤っ
て入出力命令として発行されてきたものと判断して、そ
の入出力命令を無効なものとして扱うよう処理していく
ことで、誤った入出力命令をアダプタ３６に対して発行
していかないように処理していく。

この処理に従い、アダプタ３６に対しての誤った入出力
命令の発行を防止できるので、誤った書込データの影響
を他のプロセッサモジュール３０に対して波及させない
で済むようになる。そして、この処理にあって、誤った
入出力命令であるか否かの判断をビット対に割り付けら
れる論理情報により判断するので、偶然性を排除して誤
った入出力命令の発行の検出を確実に実行てきるのであ
る。

図示実施例について説明したが、本発明はこれに限定さ
れるものではない０例えば、実施例では、比較器３０６
をプロセッサモジュール３０側に実装するものを開示し
たが、本発明はこれに限定されるものではな（、アダプ
タ３６側に実装するものであってもよいのである。

〔発明の効果〕

以上説明したように、本発明によれば、メインメモリの
アドレス空間と同一空間にマツピングされる入出力命令
を発行する構成を採るデータ処理システムにおいて、誤
った入出力命令の発行を確実に防げるようになる。これ
から、メインメモリのアドレス空間と同一空間にマツピ
ングされる入出力命令を発行する構成を採るデータ処理
システムを用いて、２４時間運転を実行するようなマル
チプロセッサ構成のデータ処理システムを構築できるよ
うになるのである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明を適用するのに好適なデータ処理システ
ムの説明図、 第３図は本発明を具備するプロセッサモジュールの一実
施例、 第４図は入出力命令のデータ形式の説明図、第５図は本
発明が発行する入出力命令のデータ形式の説明図である
。 図中、ｌはプロセッサモジュール、２は入出力処理装置
、１０はデータ処理部、１１はメインメモリ、１２はバ
ス制御回路、１３はバス制御部、１４はアドレスバス、
１５はデータバス、１６は検査手段、２０はバス制御部
である。 本号６帽４Ｌ４用するの１；々１迎１なテニタ処理シ又
テムの覧司［１１２図 本を四の原理構成図 １ｉ’ＳＩＩ！１

Claims (2)

【特許請求の範囲】
1. （１）データ処理部（１０）とメインメモリ（１１）と
   を備えるプロセッサモジュール（１）と、該データ処理
   部（１０）の発行する入出力命令に従ってデバイスとの
   データの授受を実行する入出力処理装置（２）とを備え
   るとともに、該データ処理部（１０）が、入出力処理装
   置（２）に対して、メインメモリ（１１）のアドレス空
   間と同一空間にマッピングされるアドレス情報に従う入
   出力命令を発行していくよう処理するデータ処理システ
   ムにおいて、 上記データ処理部（１０）が、発行する入出力命令の空
   きのデータ部分の対となる複数組のビット対に、規定の
   論理情報を割り付けるよう構成するとともに、 プロセッサモジュール（１）又は入出力処理装置（２）
   のいずれか一方が、上記論理情報を検出する検査手段（
   １６）を備えるよう構成し、 該検査手段（１６）に従って、発行された入出力命令の
   データ部分に割り付けられる上記論理情報の不成立が検
   出されるときには、該入出力命令を無効なものとして処
   理していくことを、 特徴とする入出力命令制御方式。
2. （２）請求項（１）記載の入出力命令制御方式において
   、入出力命令のデータ部分に割り付けられる論理情報が
   、対をなすビットデータ間での反転形式の論理関係を規
   定するもので構成されてなることを、特徴とする入出力
   命令制御方式。