JPH0482225A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPH0482225A JPH0482225A JP2196624A JP19662490A JPH0482225A JP H0482225 A JPH0482225 A JP H0482225A JP 2196624 A JP2196624 A JP 2196624A JP 19662490 A JP19662490 A JP 19662490A JP H0482225 A JPH0482225 A JP H0482225A
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- Japan
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- film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は耐湿性を向上した化合物半導体集積回路に関す
ａ 従来の技術 従来の一般的な化合物半導体集積回路の製作方法を、基
板としてガリウム砒素を用１．Ｘ、主要素子として電界
効果トランジスタ（ＦＥＴ）を使用する場合を例にとり
説明する。第３図に示すように例えば半絶縁性ガリウム
砒素基板５１上に選択的にイオン注入法によって８１イ
オンを加速エネルギー２５ Ｋ ｅ Ｖ、 ドーズ量
７． Ｏｘ １０ ”（ｃ＋ｎ−”）で活性層５２を
形成し 次に通常の方法にて例えばタングステンシリコ
ンナイトライド（ＷＳｉＮ）によりゲート電極５３を形
成する。このゲート電極を利用し 自己整合的にＳｉイ
オンを加速エネルギー５０ＫｅＶ、 ドーズ量６． ０
Ｘ １０ ”（ｃｍ−２）イオン注入してｎ゛層５４
を形成し 次に基板上全面に例えば二酸化珪素膜を２０
０ＯＡ堆積しこの膜厚を利用しゲート電極から約１５０
０Ａ離れてＳｉイオンを加速エネルギー１５０ＫｅＶ、
ドーズ量５ 、 ＯＸ １０ ”（ｃ＋＋１−２）イオ
ン注入してｎ゛層５５を形成する。その後、二酸化珪素
膜を除去してから通常の方法にて８２０℃で１５分アニ
ルし 各イオン注入層を活性化する。さらに通常の方法
にて窒化珪素膜（ＳｉＮ）を２００ＯＡ堆積した後、オ
ーミック電極５７を形成しＦＥＴを完成する。次にＳｉ
Ｎ膜５８を３００ＯＡ堆積しスルーホール５９を形成後
、チタン（Ｔｉ）６０、金（Ａｕ）６１をそれぞれ５０
０Ａ、５０００Ａ蒸着し イオンミリング法にて所定の
パターンの一層配線及びパッド部を形成する。次に Ｓ
ｉＮ膜６２を７０００Ａ堆積し スルーホール６３を形
成後、Ｔｉ ６４及びＡｕ６５をそれぞれ５００Ａ、８
０００Ａ蒸着ヒ イオンミリング法にて所定のパターン
の二層配線を形成する。更にパッシベーション膜として
ＳｉＮ膜６６を１００ＯＯＡ堆積し パッド部を所定の
寸法に例えば反応性イオンエツチング法にて開口し 化
合物半導体集積回路を完成する。
ａ 従来の技術 従来の一般的な化合物半導体集積回路の製作方法を、基
板としてガリウム砒素を用１．Ｘ、主要素子として電界
効果トランジスタ（ＦＥＴ）を使用する場合を例にとり
説明する。第３図に示すように例えば半絶縁性ガリウム
砒素基板５１上に選択的にイオン注入法によって８１イ
オンを加速エネルギー２５ Ｋ ｅ Ｖ、 ドーズ量
７． Ｏｘ １０ ”（ｃ＋ｎ−”）で活性層５２を
形成し 次に通常の方法にて例えばタングステンシリコ
ンナイトライド（ＷＳｉＮ）によりゲート電極５３を形
成する。このゲート電極を利用し 自己整合的にＳｉイ
オンを加速エネルギー５０ＫｅＶ、 ドーズ量６． ０
Ｘ １０ ”（ｃｍ−２）イオン注入してｎ゛層５４
を形成し 次に基板上全面に例えば二酸化珪素膜を２０
０ＯＡ堆積しこの膜厚を利用しゲート電極から約１５０
０Ａ離れてＳｉイオンを加速エネルギー１５０ＫｅＶ、
ドーズ量５ 、 ＯＸ １０ ”（ｃ＋＋１−２）イオ
ン注入してｎ゛層５５を形成する。その後、二酸化珪素
膜を除去してから通常の方法にて８２０℃で１５分アニ
ルし 各イオン注入層を活性化する。さらに通常の方法
にて窒化珪素膜（ＳｉＮ）を２００ＯＡ堆積した後、オ
ーミック電極５７を形成しＦＥＴを完成する。次にＳｉ
Ｎ膜５８を３００ＯＡ堆積しスルーホール５９を形成後
、チタン（Ｔｉ）６０、金（Ａｕ）６１をそれぞれ５０
０Ａ、５０００Ａ蒸着し イオンミリング法にて所定の
パターンの一層配線及びパッド部を形成する。次に Ｓ
ｉＮ膜６２を７０００Ａ堆積し スルーホール６３を形
成後、Ｔｉ ６４及びＡｕ６５をそれぞれ５００Ａ、８
０００Ａ蒸着ヒ イオンミリング法にて所定のパターン
の二層配線を形成する。更にパッシベーション膜として
ＳｉＮ膜６６を１００ＯＯＡ堆積し パッド部を所定の
寸法に例えば反応性イオンエツチング法にて開口し 化
合物半導体集積回路を完成する。
発明が解決しようとする課題
上記従来法による化合物半導体集積回路においては パ
ッド部のＡｕとＳｉＮ膜の密着性が必ずしも十分ではな
いた嵌 水分かＡｕとＳｉＮ膜の界面を経由して侵入し
最終的には回路内部まで浸透し 素子を破壊する。
ッド部のＡｕとＳｉＮ膜の密着性が必ずしも十分ではな
いた嵌 水分かＡｕとＳｉＮ膜の界面を経由して侵入し
最終的には回路内部まで浸透し 素子を破壊する。
本発明の目的は配線／絶縁膜界面を介しての水分の回路
各素子への侵入を抑えた化合物半導体集積回路を提供す
ることにある。
各素子への侵入を抑えた化合物半導体集積回路を提供す
ることにある。
課題を解決するための手段
本発明は上記課題を解決するた数 本発明ｉｉ。
化合物半導体集積回路において、パッド部と回路各素子
とを結ぶ配線が吸湿層と交差することを特徴とする。
とを結ぶ配線が吸湿層と交差することを特徴とする。
また 本発明（表 化合物半導体集積回路において、パ
ッド部の主たる金属であるＡｕとＳｉＮ膜間にＳｉＮ膜
と密着性の良い第２の金属層を有することを特徴とする
。
ッド部の主たる金属であるＡｕとＳｉＮ膜間にＳｉＮ膜
と密着性の良い第２の金属層を有することを特徴とする
。
作用
上記手段を採用したことにより、パッド部と回路各素子
とを結ぶ配線か吸湿層と交差するたムパッド部からの水
分の侵入をこの吸湿層で受は持たせることができる。ま
た パッド部の主たる金属であるＡｕとＳｉＮ膜間にＳ
ｉＮ膜と密着性の良い第２の金属層を有するたヘ パッ
ド部からの水分の侵入を抑えることができる。
とを結ぶ配線か吸湿層と交差するたムパッド部からの水
分の侵入をこの吸湿層で受は持たせることができる。ま
た パッド部の主たる金属であるＡｕとＳｉＮ膜間にＳ
ｉＮ膜と密着性の良い第２の金属層を有するたヘ パッ
ド部からの水分の侵入を抑えることができる。
実施例
以下、本発明の実施例を図面に基づき説明する。
第１図は本発明の一実施例による化合物半導体集積回路
を示す断面図である。ここでは化合物半導体としてガリ
ウム砒素（ＧａＡｓ）を用し＼ 主要素子としてＦＥＴ
を使用する場合を例にとり説明する。同図において、ま
ず半絶縁性ＧａＡｓ基板１上の所定部位に例えばＳ１イ
オンを加速エネルギー２５ Ｋ ｅ Ｖ、 ドーズ量
？、 Ｏｘ １０１２（ｃｍ−２）で活性層２を形成
し 次にゲート金属として例えばＷＳｉＮをスパッタ法
にて２００ ＯＡ堆積した後、所定の長さに加工しゲー
ト電極３を形成する。このゲート電極を利用し 自己整
合的に前記活性層２よりやや深＜Ｓｉイオンを加速エネ
ルギー５０ＫｅＶ、 ドーズ量６． ＯＸ １０ ′
２（ｃ１２）イオン注入してｎ′層４を形成し 次に基
板上全面に例えば二酸化珪素膜を２００ＯＡ堆積し こ
の膜厚を利用しゲート電極から約１５００Ａ離れてＳｉ
イオンを加速エネルギー１５０ＫｅＶ、 ドーズ量５．
ＯＸ １０ ”（Ｃ１ｎ−２）イオン注入してｎ゛
層５形成する。その後、二酸化珪素膜を除去してから通
常の方法にて８２０℃で１５分アニールし各イオン注入
層を活性化する。さらに通常の方法にて窒化珪素膜（Ｓ
ｉＮ）６を２００ＯＡ堆積した徽 オーミック電極７を
形成しＦＥＴを完成する。次にＳｉＮ膜８を３００ＯＡ
堆積した後、吸湿層として例えば５ｉ０２膜を１００．
ＯＡ堆積し第１図９のように例えばウェットエツチング
法によって幅５０μｍ残して取り去り、吸湿性を持つＳ
ｉ ０２層９を形成する。更にスルーホールｌＯを形
成した後、Ｔｉ１ｌ、Ａｕ１２をそれぞれ５００Ａ、
５０００Ａ蒸着し イオンミリング法にて所定のパター
ンの一層配線及びパッド部を形成する。次善ミ ＳｉＮ
膜１３を７０００Ａ堆積し スルーホール１４を形成後
、Ｔｉ１５及びＡｕ１６をそれぞれ５００ん ８０００
Ａ蒸着Ｌ イオンミリング法にて所定のパターンの二層
配線を形成する。更にパッシベーション膜としてＳｉＮ
膜１７を１００ＯＯＡ堆積し パッド部を所定の寸法に
例えば反応性イオンエツチング法にて開口し化合物半導
体集積回路を完成する。
を示す断面図である。ここでは化合物半導体としてガリ
ウム砒素（ＧａＡｓ）を用し＼ 主要素子としてＦＥＴ
を使用する場合を例にとり説明する。同図において、ま
ず半絶縁性ＧａＡｓ基板１上の所定部位に例えばＳ１イ
オンを加速エネルギー２５ Ｋ ｅ Ｖ、 ドーズ量
？、 Ｏｘ １０１２（ｃｍ−２）で活性層２を形成
し 次にゲート金属として例えばＷＳｉＮをスパッタ法
にて２００ ＯＡ堆積した後、所定の長さに加工しゲー
ト電極３を形成する。このゲート電極を利用し 自己整
合的に前記活性層２よりやや深＜Ｓｉイオンを加速エネ
ルギー５０ＫｅＶ、 ドーズ量６． ＯＸ １０ ′
２（ｃ１２）イオン注入してｎ′層４を形成し 次に基
板上全面に例えば二酸化珪素膜を２００ＯＡ堆積し こ
の膜厚を利用しゲート電極から約１５００Ａ離れてＳｉ
イオンを加速エネルギー１５０ＫｅＶ、 ドーズ量５．
ＯＸ １０ ”（Ｃ１ｎ−２）イオン注入してｎ゛
層５形成する。その後、二酸化珪素膜を除去してから通
常の方法にて８２０℃で１５分アニールし各イオン注入
層を活性化する。さらに通常の方法にて窒化珪素膜（Ｓ
ｉＮ）６を２００ＯＡ堆積した徽 オーミック電極７を
形成しＦＥＴを完成する。次にＳｉＮ膜８を３００ＯＡ
堆積した後、吸湿層として例えば５ｉ０２膜を１００．
ＯＡ堆積し第１図９のように例えばウェットエツチング
法によって幅５０μｍ残して取り去り、吸湿性を持つＳ
ｉ ０２層９を形成する。更にスルーホールｌＯを形
成した後、Ｔｉ１ｌ、Ａｕ１２をそれぞれ５００Ａ、
５０００Ａ蒸着し イオンミリング法にて所定のパター
ンの一層配線及びパッド部を形成する。次善ミ ＳｉＮ
膜１３を７０００Ａ堆積し スルーホール１４を形成後
、Ｔｉ１５及びＡｕ１６をそれぞれ５００ん ８０００
Ａ蒸着Ｌ イオンミリング法にて所定のパターンの二層
配線を形成する。更にパッシベーション膜としてＳｉＮ
膜１７を１００ＯＯＡ堆積し パッド部を所定の寸法に
例えば反応性イオンエツチング法にて開口し化合物半導
体集積回路を完成する。
次に本発明の第２の実施例の化合物半導体集積回路を第
２図に示す。前記実施例に示した通りの方法にてＦＥＴ
のオーミック電極までを形成した後（第２図１〜７）、
ＳｉＮ膜を３００ＯＡ堆積し スルーホール２０を形成
する。次にＴｉ２１、Ａｕ２２、Ｔ１２３の順にそれぞ
れ５００Ａ、 ５０００Ａ、 ２５ＯＡ蒸着し イオ
ンミリング法にて所定のパターンの一層配線及びパッド
部を形成する。更にＳＩＮＭ１３を７０００Ａ堆積Ｌ
スルーホール１４を形成後、Ｔｉ １５、Ａｕ１６、
Ｔｉ ２４をそれぞれ２５ＯＡ、 ８０００Ａ、
５０ＯＡ蒸着し イオンミリング法にて所定のパターン
の二層配線を形成する。次にパッシベーション膜として
ＳｉＮ膜１８を１００ＯＯＡ堆積し 例えば反応性イオ
ンエツチング法にて第２図１７のようにＳｉＮ膜とＴｉ
膜界面まで開口し 更にＳｉＮ膜開口開口部小さいレジ
ストパターンによりパッド部最上部のＴｉ膜２４を例え
ば反応性イオンエツチング法により開口し 化合物半導
体集積回路を完成する。開口部においてＴｉを最上層に
残さないのはＴｉ表面が酸化され易いためである。
２図に示す。前記実施例に示した通りの方法にてＦＥＴ
のオーミック電極までを形成した後（第２図１〜７）、
ＳｉＮ膜を３００ＯＡ堆積し スルーホール２０を形成
する。次にＴｉ２１、Ａｕ２２、Ｔ１２３の順にそれぞ
れ５００Ａ、 ５０００Ａ、 ２５ＯＡ蒸着し イオ
ンミリング法にて所定のパターンの一層配線及びパッド
部を形成する。更にＳＩＮＭ１３を７０００Ａ堆積Ｌ
スルーホール１４を形成後、Ｔｉ １５、Ａｕ１６、
Ｔｉ ２４をそれぞれ２５ＯＡ、 ８０００Ａ、
５０ＯＡ蒸着し イオンミリング法にて所定のパターン
の二層配線を形成する。次にパッシベーション膜として
ＳｉＮ膜１８を１００ＯＯＡ堆積し 例えば反応性イオ
ンエツチング法にて第２図１７のようにＳｉＮ膜とＴｉ
膜界面まで開口し 更にＳｉＮ膜開口開口部小さいレジ
ストパターンによりパッド部最上部のＴｉ膜２４を例え
ば反応性イオンエツチング法により開口し 化合物半導
体集積回路を完成する。開口部においてＴｉを最上層に
残さないのはＴｉ表面が酸化され易いためである。
発明の効果
以上のように 本発明によれは パッド部と回路名素子
とを結ぶ配線が吸湿層と交差するた教バッド部から侵入
した水分をこの吸湿層で止めることができ、例えば第４
図（１）に示すように高信頼性の化合物半導体集積回路
を実現できる。
とを結ぶ配線が吸湿層と交差するた教バッド部から侵入
した水分をこの吸湿層で止めることができ、例えば第４
図（１）に示すように高信頼性の化合物半導体集積回路
を実現できる。
また本発明によれば パッド開口部はＳｉＮ膜と密着性
の良いＴｉと相接しているのて パッド部からの水分の
侵入を防ぐことができ、例えば第４図（２）に示すよう
に高信頼性の化合物半導体集積回路を実現できる。
の良いＴｉと相接しているのて パッド部からの水分の
侵入を防ぐことができ、例えば第４図（２）に示すよう
に高信頼性の化合物半導体集積回路を実現できる。
第１図は本発明の一実施例を説明する化合物半導体集積
回路の断面医 第２図は本発明の他の実施例を説明する
化合物半導体集積回路の断面巨第３図は従来の化合物半
導体集積回路の断面１第４図は本発明によるＦＥＴと従
来法によるＦＥＴの耐湿性の差を比較した図である。 ９・＝Ｓｉ０２膜（吸湿層）、 １６・＝Ａｕ、１７．
１８・・・パッシベーション風 ２４・・Ｔｉ風
回路の断面医 第２図は本発明の他の実施例を説明する
化合物半導体集積回路の断面巨第３図は従来の化合物半
導体集積回路の断面１第４図は本発明によるＦＥＴと従
来法によるＦＥＴの耐湿性の差を比較した図である。 ９・＝Ｓｉ０２膜（吸湿層）、 １６・＝Ａｕ、１７．
１８・・・パッシベーション風 ２４・・Ｔｉ風
Claims (2)
- （１）各種回路素子とパッド間を結ぶ配線が吸湿層と交
差することを特徴とした化合物半導体集積回路。 - （２）パッド部において、主たる配線金属である金（Ａ
ｕ）とパッシベーション膜である窒化珪素（ＳｉＮ）膜
との間に、窒化珪素膜と密着性の良い第２の金属層を持
つことを特徴とした化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196624A JP2558932B2 (ja) | 1990-07-24 | 1990-07-24 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196624A JP2558932B2 (ja) | 1990-07-24 | 1990-07-24 | 化合物半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482225A true JPH0482225A (ja) | 1992-03-16 |
| JP2558932B2 JP2558932B2 (ja) | 1996-11-27 |
Family
ID=16360858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196624A Expired - Lifetime JP2558932B2 (ja) | 1990-07-24 | 1990-07-24 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558932B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064195A (ja) * | 2003-08-11 | 2005-03-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2016076545A (ja) * | 2014-10-03 | 2016-05-12 | 三菱電機株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272557A (ja) * | 1986-03-29 | 1987-11-26 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体素子の製造方法 |
-
1990
- 1990-07-24 JP JP2196624A patent/JP2558932B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272557A (ja) * | 1986-03-29 | 1987-11-26 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体素子の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064195A (ja) * | 2003-08-11 | 2005-03-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US7372163B2 (en) | 2003-08-11 | 2008-05-13 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US7943506B2 (en) | 2003-08-11 | 2011-05-17 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| JP2016076545A (ja) * | 2014-10-03 | 2016-05-12 | 三菱電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558932B2 (ja) | 1996-11-27 |
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