JPS59189678A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS59189678A JPS59189678A JP58066144A JP6614483A JPS59189678A JP S59189678 A JPS59189678 A JP S59189678A JP 58066144 A JP58066144 A JP 58066144A JP 6614483 A JP6614483 A JP 6614483A JP S59189678 A JPS59189678 A JP S59189678A
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- film
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- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ａｌ 発明の技術分野
本発明は半導体装置とその製造方法に係り、特に素子表
面が平坦化された化合物半導体装置とその製造方法に関
する。
面が平坦化された化合物半導体装置とその製造方法に関
する。
（ｂｌ 従来技術と問題点
化合物半導体例えばガリウム・砒素（ＧａＡｓ）は極め
て大きい易動度を有し、この特徴を利用して超高速半導
体装置が開発され実用に供されている。
て大きい易動度を有し、この特徴を利用して超高速半導
体装置が開発され実用に供されている。
従来のＧａＡｓＦ ＥＴは半絶縁性基板上にｎ型エピタ
キシアル成長層を形成したのち、その不要部を除去する
という方法によって作成していたため素子表面に凹凸を
生じ、この凹凸の肩部で配線が断線する危険があった。
キシアル成長層を形成したのち、その不要部を除去する
という方法によって作成していたため素子表面に凹凸を
生じ、この凹凸の肩部で配線が断線する危険があった。
ＧａＡｓ集積回路装置（ＩＣ）では上記問題を解消する
ため、選択イオン注入法によりチャネルを形成する方法
が開発され、ＧａＡｓ半導体素子表面の平坦化が実現さ
れた。そのためＧａＡｓ半導体の微細化、高集積化が可
能となり、ＧａＡｓ超高速半導体装置や超高速記憶装置
が開発されつつある。
ため、選択イオン注入法によりチャネルを形成する方法
が開発され、ＧａＡｓ半導体素子表面の平坦化が実現さ
れた。そのためＧａＡｓ半導体の微細化、高集積化が可
能となり、ＧａＡｓ超高速半導体装置や超高速記憶装置
が開発されつつある。
しかしながら従来のＧａＡｓ半導体装置の構造及びその
製造方法では、素子表面の平坦化は未だ十分満足し得る
ものとは言い難い。以下従来のＧａＡｓ半導体装置及び
その製造方法の問題点を、図面により説明する。
製造方法では、素子表面の平坦化は未だ十分満足し得る
ものとは言い難い。以下従来のＧａＡｓ半導体装置及び
その製造方法の問題点を、図面により説明する。
第１図（ａ）〜（ｈｌは従来のＧａＡｓ１Ｃの製造方法
を示す要部断面図である。まず同＋ａｌに見られる如く
、半絶縁性ＧａＡｓ基板１表面に選択的に形成したフォ
トレジスト膜２をマスクとして、シリコン・イオン（Ｓ
ｉ＋）を凡そ６０（ｋｅＶ）の注入エネルギにて約２×
１０１２〔ｃｍ−２〕のドーズ量のイオン注入を行い、
ｎ型層３を形成する。このｎ型層３の一部が後にチャネ
ル層３”を形成する。
を示す要部断面図である。まず同＋ａｌに見られる如く
、半絶縁性ＧａＡｓ基板１表面に選択的に形成したフォ
トレジスト膜２をマスクとして、シリコン・イオン（Ｓ
ｉ＋）を凡そ６０（ｋｅＶ）の注入エネルギにて約２×
１０１２〔ｃｍ−２〕のドーズ量のイオン注入を行い、
ｎ型層３を形成する。このｎ型層３の一部が後にチャネ
ル層３”を形成する。
次いで上記マスクとして用いたフォトレジストＢ＊２を
除去し、タングステン・シリサイド（Ｗ−５ｉ）のよう
な高融点金属をマグネトロン・スパッタ法により被着せ
しめ、新たに形成したフォトレジスト膜（図示せず）を
マスクとして、これをリアクティブイオンエツチング法
等により選択的に除去して、ｎ型層３とショットキ接触
をなすケート電極４．及びＧａＡｓ基板１表面の上記１
層３外の領域に配線５を形成する〔同図（ｂ）〕。
除去し、タングステン・シリサイド（Ｗ−５ｉ）のよう
な高融点金属をマグネトロン・スパッタ法により被着せ
しめ、新たに形成したフォトレジスト膜（図示せず）を
マスクとして、これをリアクティブイオンエツチング法
等により選択的に除去して、ｎ型層３とショットキ接触
をなすケート電極４．及びＧａＡｓ基板１表面の上記１
層３外の領域に配線５を形成する〔同図（ｂ）〕。
次いで上記フォトレジスト膜を除去した後、上記ｎ型層
３部を開口部とするフォトレジスト膜（或いは二酸化シ
リコン（５ｉ０２ ）膜）６を再び形成し、これをマス
クとして凡そ２００ （ｋ ｅＶ）の注入エネルギにて
約２ Ｘ １０１０１３（”” ）のドーズ量のＳｌ
イオン注入を行う。かくしてｎ・型のソース領域７及
びドレイン領域８が形成される〔同図（Ｃ）〕。
３部を開口部とするフォトレジスト膜（或いは二酸化シ
リコン（５ｉ０２ ）膜）６を再び形成し、これをマス
クとして凡そ２００ （ｋ ｅＶ）の注入エネルギにて
約２ Ｘ １０１０１３（”” ）のドーズ量のＳｌ
イオン注入を行う。かくしてｎ・型のソース領域７及
びドレイン領域８が形成される〔同図（Ｃ）〕。
次いで上記マスクとして用いたフォトレジスト膜６を除
去し、化学気相成長法（ＣＶＤ法）により二酸化シリコ
ン（５ｉ０２ ）膜（図示せず）を被着せしめ、これを
保護膜として凡そ８００［’Ｃ）で約１５分程度のアニ
ールを行う。次いで上記保護膜として用いた５ｉ０２股
を除去し、再び５ｉ０２１ｊＪ９を形成する〔同図（ｄ
）〕。ここまでの工程は後述する本発明においても変わ
るところはない。
去し、化学気相成長法（ＣＶＤ法）により二酸化シリコ
ン（５ｉ０２ ）膜（図示せず）を被着せしめ、これを
保護膜として凡そ８００［’Ｃ）で約１５分程度のアニ
ールを行う。次いで上記保護膜として用いた５ｉ０２股
を除去し、再び５ｉ０２１ｊＪ９を形成する〔同図（ｄ
）〕。ここまでの工程は後述する本発明においても変わ
るところはない。
次いで上記５１０２Ｍ１ｉＱ上にソース領域７及びドレ
イン領域８上に開口部を有するフォトレジスト膜１０を
選択的に形成し、これをマスクとして下層の５ｉ０２膜
９を選択的に除去し、ソース領域７及びドレイン領域８
表面を露出させる〔同図（ｅ）〕。
イン領域８上に開口部を有するフォトレジスト膜１０を
選択的に形成し、これをマスクとして下層の５ｉ０２膜
９を選択的に除去し、ソース領域７及びドレイン領域８
表面を露出させる〔同図（ｅ）〕。
従来の製造方法では図示したように、木工、程終了時に
は配線５上には５ｉ０２膜９で被覆されたままである。
は配線５上には５ｉ０２膜９で被覆されたままである。
次いで蒸着法により、金・ゲルマニウム（ＡｕＧｅ）の
ようなｎ型ＧａＡｓ結晶とオーミック接触を形成する金
属及び金（Ａｕ）を連続的に被着せしめたのち、上記フ
ォトレジスト膜１０を除去することによりその上に被着
せるＡｕＧｅ及びＡｕ層を同時に除去する所謂リフトオ
フ法を施し、ソース電極１１及びドレイン電極１２を形
成する〔同図（ｆｌ。本工程において被着せしめるＡｕ
Ｇｅ及びＡｕ層の厚さを、先に被着せしめた５ｉ０２膜
９と略同−とすることであって、かくすることによって
素子表面は、ゲート電極４及び配線５部を除く他の領域
は平坦化される。
ようなｎ型ＧａＡｓ結晶とオーミック接触を形成する金
属及び金（Ａｕ）を連続的に被着せしめたのち、上記フ
ォトレジスト膜１０を除去することによりその上に被着
せるＡｕＧｅ及びＡｕ層を同時に除去する所謂リフトオ
フ法を施し、ソース電極１１及びドレイン電極１２を形
成する〔同図（ｆｌ。本工程において被着せしめるＡｕ
Ｇｅ及びＡｕ層の厚さを、先に被着せしめた５ｉ０２膜
９と略同−とすることであって、かくすることによって
素子表面は、ゲート電極４及び配線５部を除く他の領域
は平坦化される。
次いでフォトレジスト膜（図示せず）をマスクとして上
記５ｉ０２膜９を選択的に除去し、配線５上に開口１３
を設ける〔同図（ｇ）〕。
記５ｉ０２膜９を選択的に除去し、配線５上に開口１３
を設ける〔同図（ｇ）〕。
次いでＣＶＤ法により ５ｉ０２膜１４を全面に被着せ
しめる。更に多層配線を形成するために、上記ＳｉＯ□
膜１４上に所定のパターンを有するフォトレジスト膜１
５を形成する〔同図（ｈ）〕。同図は配線５゜ソース電
極１１．及びドレイン電極１２にそれぞれ接続する上層
配線を形成する例である。
しめる。更に多層配線を形成するために、上記ＳｉＯ□
膜１４上に所定のパターンを有するフォトレジスト膜１
５を形成する〔同図（ｈ）〕。同図は配線５゜ソース電
極１１．及びドレイン電極１２にそれぞれ接続する上層
配線を形成する例である。
次いで第２図に示す如く、上記フォトレジスト膜１５を
マスクとして上層の５ｉ０２膜１４を選択的に除去する
。しかる後チタン（Ｔｉ） 、白金（Ｐｔ） 。
マスクとして上層の５ｉ０２膜１４を選択的に除去する
。しかる後チタン（Ｔｉ） 、白金（Ｐｔ） 。
及び金（Ａｕ）を積層して蒸着し、これを選択的に除去
して上層配線１６を形成することにより、ＧａＡｓ集積
回路装置が完成する。
して上層配線１６を形成することにより、ＧａＡｓ集積
回路装置が完成する。
上記説明中箱２図で示す工程において除去する５ｉ０２
膜の厚さは総て同一であるため、作業の管理は容易であ
る。前記第１図（ｇ＋において説明した配線５上の５ｉ
０２１％９を除去する工程は、本工程におりるエツチン
グ量を基板全域にわたって略同−とすることを目的とす
るものである。
膜の厚さは総て同一であるため、作業の管理は容易であ
る。前記第１図（ｇ＋において説明した配線５上の５ｉ
０２１％９を除去する工程は、本工程におりるエツチン
グ量を基板全域にわたって略同−とすることを目的とす
るものである。
以上説明したように従来の製造方法においても素子表面
を平坦化するため、種々の方法が考案され実用に供され
ている。しかし反面上述したように開口１３を形成する
ためのエツチング量程を一工程余分に必要とし、またフ
ォトレジスト膜１５のパターニングの位置合わせを高精
度に行えないという問題がある。更に半絶縁性ＧａＡｓ
基板１表面を走る配線５に接続する上層配線を形成する
場合には、当該部分における段差は上層及び下層の５ｉ
０２膜９及び１４の厚さの合計となり、かなり厚いもの
となって上層配線１６の断線の原因となる。このように
従来の化合物半導体よりなる半導体装置の構造及びその
製造方法では、折角平坦化を目指しながら基板全域にわ
たって十分満足し得る程平坦化されたとは言い難く、し
かも余分な工程を必要とするという問題があった。
を平坦化するため、種々の方法が考案され実用に供され
ている。しかし反面上述したように開口１３を形成する
ためのエツチング量程を一工程余分に必要とし、またフ
ォトレジスト膜１５のパターニングの位置合わせを高精
度に行えないという問題がある。更に半絶縁性ＧａＡｓ
基板１表面を走る配線５に接続する上層配線を形成する
場合には、当該部分における段差は上層及び下層の５ｉ
０２膜９及び１４の厚さの合計となり、かなり厚いもの
となって上層配線１６の断線の原因となる。このように
従来の化合物半導体よりなる半導体装置の構造及びその
製造方法では、折角平坦化を目指しながら基板全域にわ
たって十分満足し得る程平坦化されたとは言い難く、し
かも余分な工程を必要とするという問題があった。
（Ｃ１発明の目的
本発明の目的は上記問題点を除去して、化合物半導体装
置の素子表面をより平坦化するとともに工程数を削減し
、更に上層配線の断線を防止することが可能な、改良さ
れた半導体装置の構造と改良された製造方法を提供する
ことにある。
置の素子表面をより平坦化するとともに工程数を削減し
、更に上層配線の断線を防止することが可能な、改良さ
れた半導体装置の構造と改良された製造方法を提供する
ことにある。
ｆｄ＋ 発明の構成
本発明の特徴は、化合物半導体よりなる半絶縁性基板と
、該半絶縁性基板表面に選択的に形成されたゲート電極
と、前記半絶縁性基板上に形成された下層配線と、該ゲ
ート電極を覆う下層絶縁膜内に該下層絶縁膜と略同一平
面をなす如く選択的に形成され、ソース、ドレイン領域
及び前記下層配線にそれぞれ接続された金属層と、前記
下層絶縁膜上に形成された上層絶縁膜を介して前記下層
配線上の金属層に接続された上層配線とを具備してなる
ことにあり、また他の特徴は、化合物半導体よりなる半
絶縁性基板表面にデー１〜電極を選択的に形成するとと
もに前記半絶縁性基板上に下層配線を選択的に形成する
工程と、前記ゲート電極を被覆し且つソース、トレイン
領域及び前記下層配線上に第１の開口を有する下層絶縁
膜を形成し、前記ソース、ドレイン領域及び前記下層配
線上の第１の開口に金属層を選択的き形成する工程と、
該金属層を含む前記下層絶縁膜上に形成され且つ前記下
層配線上の金属層上に第２の開口を有する上層絶縁膜を
形成し、該第２の開口を介して前記下層配線上の金属層
に接続される上層配線を形成する工程とを含むことこと
にある。
、該半絶縁性基板表面に選択的に形成されたゲート電極
と、前記半絶縁性基板上に形成された下層配線と、該ゲ
ート電極を覆う下層絶縁膜内に該下層絶縁膜と略同一平
面をなす如く選択的に形成され、ソース、ドレイン領域
及び前記下層配線にそれぞれ接続された金属層と、前記
下層絶縁膜上に形成された上層絶縁膜を介して前記下層
配線上の金属層に接続された上層配線とを具備してなる
ことにあり、また他の特徴は、化合物半導体よりなる半
絶縁性基板表面にデー１〜電極を選択的に形成するとと
もに前記半絶縁性基板上に下層配線を選択的に形成する
工程と、前記ゲート電極を被覆し且つソース、トレイン
領域及び前記下層配線上に第１の開口を有する下層絶縁
膜を形成し、前記ソース、ドレイン領域及び前記下層配
線上の第１の開口に金属層を選択的き形成する工程と、
該金属層を含む前記下層絶縁膜上に形成され且つ前記下
層配線上の金属層上に第２の開口を有する上層絶縁膜を
形成し、該第２の開口を介して前記下層配線上の金属層
に接続される上層配線を形成する工程とを含むことこと
にある。
ｔｅｌ 発明の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第３図は本発明に係る半導体装置及びその製造方法の一
実施例を、製造工程の順に示す要部断面図である。
実施例を、製造工程の順に示す要部断面図である。
前述したように本実施例においても、前記第１図ｆｄｌ
迄は従来の製造工程に従って進めて良く、第３図におい
てはその次の工程から説明する。なお本実施例を示す図
中で、前記第１図及び第２図と同一部分は同一符号を付
して示しである。
迄は従来の製造工程に従って進めて良く、第３図におい
てはその次の工程から説明する。なお本実施例を示す図
中で、前記第１図及び第２図と同一部分は同一符号を付
して示しである。
ます第３図（ａｌに示す如く、下層絶縁膜（本実施例で
は５ｉ０２膜）９上にソース領域７．ドレイン領域８．
及び配線５上に開口部を有するフォトレジスト膜２０を
形成する。次いでこのフォトレジスト膜 的に除去し、コンタクト窓２１〜２３を開口する。本実
施例ではこのようにソース領域７．ドレイン領域８上に
コンタクト窓２１．２２を設けるとともに、配線５上に
も同時にコンタクト窓２３を形成する。
は５ｉ０２膜）９上にソース領域７．ドレイン領域８．
及び配線５上に開口部を有するフォトレジスト膜２０を
形成する。次いでこのフォトレジスト膜 的に除去し、コンタクト窓２１〜２３を開口する。本実
施例ではこのようにソース領域７．ドレイン領域８上に
コンタクト窓２１．２２を設けるとともに、配線５上に
も同時にコンタクト窓２３を形成する。
次いで同図（ｂ）に示すように、ｎ型ＧａＡｓ結晶とオ
ーミック接触を形成する金属２例えばＡｕＧｅ及びＡｕ
を全面に蒸着し、次いでリフトオフ法を施して上記フォ
トレジスト膜２０及びその上に被着せる上記オーミック
金属層を同時に除去する。かくして上記コンタクト窓２
１．２２．２３にはそれぞれオーミック金属層が形成さ
れ、ソース電極１１．ドレイン電極１２．及びオーバレ
イ電極・配線２４が形成される。
ーミック接触を形成する金属２例えばＡｕＧｅ及びＡｕ
を全面に蒸着し、次いでリフトオフ法を施して上記フォ
トレジスト膜２０及びその上に被着せる上記オーミック
金属層を同時に除去する。かくして上記コンタクト窓２
１．２２．２３にはそれぞれオーミック金属層が形成さ
れ、ソース電極１１．ドレイン電極１２．及びオーバレ
イ電極・配線２４が形成される。
次いで上記マスクとして用いたフォトレジスト膜２０を
除去する。本工程において、上記オーミック金属層の厚
さを上記下層５ｉ０２膜９の厚さと略等しく選ぶことに
より、素子表面はゲート電極４部及び配線５部を除く他
の領域は略平坦化される。
除去する。本工程において、上記オーミック金属層の厚
さを上記下層５ｉ０２膜９の厚さと略等しく選ぶことに
より、素子表面はゲート電極４部及び配線５部を除く他
の領域は略平坦化される。
次いで同図（Ｃ１に示すように、ＣＶＤ法により基板全
面に上Ｎ ５ｉ０２膜１４を被着せしめ、その上にソー
ス領域７．ドレイン領域８．及び配線５上に開口部を有
するフォトレジスト膜２５を形成する。
面に上Ｎ ５ｉ０２膜１４を被着せしめ、その上にソー
ス領域７．ドレイン領域８．及び配線５上に開口部を有
するフォトレジスト膜２５を形成する。
次いで」二記フォトレジス日襲２５をマスクとして上記
上層５ｉ０２膜１４を選択的に除去し、ソース電極７．
ドレイン電極８．及び眉間金属電極２４上にコンタクト
窓を開口する。次いで上記フォトレジスト膜２５を除去
し、しかる後チタン（Ｔｉ） 、白金（Ｐｔ）、金（Ａ
ｕ）を積層して蒸着し、上部配線１６を形成する。
上層５ｉ０２膜１４を選択的に除去し、ソース電極７．
ドレイン電極８．及び眉間金属電極２４上にコンタクト
窓を開口する。次いで上記フォトレジスト膜２５を除去
し、しかる後チタン（Ｔｉ） 、白金（Ｐｔ）、金（Ａ
ｕ）を積層して蒸着し、上部配線１６を形成する。
以上説明した如く本実施例では上述のようにソース領域
７．ドレイン領域８上にコンタクト窓２１゜２２を設け
るとともに、配線５上にも同時にコンタクト窓２３を形
成する。従って上層の５ｉ０２膜１４を形成するに先立
って下層５ｉ０２膜９を開口する工程〔前記第１図（ｇ
）〕が不要となり、製造工程が簡単化されるとともに、
製造歩留りが向上する。
７．ドレイン領域８上にコンタクト窓２１゜２２を設け
るとともに、配線５上にも同時にコンタクト窓２３を形
成する。従って上層の５ｉ０２膜１４を形成するに先立
って下層５ｉ０２膜９を開口する工程〔前記第１図（ｇ
）〕が不要となり、製造工程が簡単化されるとともに、
製造歩留りが向上する。
また本実施例の半導体装置は、配線５上に積層された、
ソース電極１１やドレイン電極１２を形成するのに用い
たオーミック金属よりなる接続のための眉間金属電極２
４を設けたことにより、上層配線１６を形成する際の段
差を低減することが出来る。
ソース電極１１やドレイン電極１２を形成するのに用い
たオーミック金属よりなる接続のための眉間金属電極２
４を設けたことにより、上層配線１６を形成する際の段
差を低減することが出来る。
即ち従来の半導体装置における段差が、上層Ｓ］０２膜
１４と下層ＳｉＯ３膜９との合計厚さであったのに対し
、本実施例における段差は、上層５ｉ０２膜１４の厚さ
分のみとなり、大幅に小さくなる。従って段差肩部にお
ける断線の危険が極めて少なくなり、半導体装置の信頼
度が向上する。
１４と下層ＳｉＯ３膜９との合計厚さであったのに対し
、本実施例における段差は、上層５ｉ０２膜１４の厚さ
分のみとなり、大幅に小さくなる。従って段差肩部にお
ける断線の危険が極めて少なくなり、半導体装置の信頼
度が向上する。
上記層間金属電極２４は本実施例に示した如く、上層及
び下層配線５及び１６間の段差を小さくするための接続
用部材として用い得るのみならす、配線層の抵抗を減少
させる目的で使用することも可能である。かかる目的に
上記層間金属電極２４を用いた変形例を第４図に示す。
び下層配線５及び１６間の段差を小さくするための接続
用部材として用い得るのみならす、配線層の抵抗を減少
させる目的で使用することも可能である。かかる目的に
上記層間金属電極２４を用いた変形例を第４図に示す。
第４図ｆａ）は上記変形例の回路構成を示す要部平面図
、同図（ｂｌは同図（ａｌのＢ−Ｂ矢視拡大細断面図で
ある。
、同図（ｂｌは同図（ａｌのＢ−Ｂ矢視拡大細断面図で
ある。
同図に見られる如く本変形例は、半絶縁ＧａＡｓ基板１
表面に形成された配線５上に眉間金属電極２４が積層し
て形成された例である。本変形例においては、眉間金属
電極２４は上層配線１６との接続部の段差を小さくする
ためだけでなく、配線抵抗を減少させることを目的とし
て用いられている。即ち配線５の材料であるタングステ
ン・シリサイト （Ｗ−５ｔ）のような高融点金属は一
般に抵抗率が高い。そこで本変形例では配線層を図示し
たように高融点金属よりなる下層配線５上に眉間金属電
極２４を積層した構造とすることにより、配線層の抵抗
を小さくしたものである。更に眉間金属電極２４上には
上層の５ｉ０２膜１４を形成し、その上に引出し配線１
６゛ をクロスオーバさせることも出来る。
表面に形成された配線５上に眉間金属電極２４が積層し
て形成された例である。本変形例においては、眉間金属
電極２４は上層配線１６との接続部の段差を小さくする
ためだけでなく、配線抵抗を減少させることを目的とし
て用いられている。即ち配線５の材料であるタングステ
ン・シリサイト （Ｗ−５ｔ）のような高融点金属は一
般に抵抗率が高い。そこで本変形例では配線層を図示し
たように高融点金属よりなる下層配線５上に眉間金属電
極２４を積層した構造とすることにより、配線層の抵抗
を小さくしたものである。更に眉間金属電極２４上には
上層の５ｉ０２膜１４を形成し、その上に引出し配線１
６゛ をクロスオーバさせることも出来る。
なお本変形例においても、上記層間金属電極２４はソー
ス電極７及びドレイン電極８等のオーミック電極と同一
材料をもって同一工程において形成する。
ス電極７及びドレイン電極８等のオーミック電極と同一
材料をもって同一工程において形成する。
ｆｆ） 発明の詳細
な説明した如く本発明によれば、化合物半導体よりなる
半導体装置の製造工程が簡単化されるとともに、半導体
装置の信頼度及び製造歩留りが向上する。
半導体装置の製造工程が簡単化されるとともに、半導体
装置の信頼度及び製造歩留りが向上する。
第１図及び第２図は従来の半導体装置及びその製造方法
の説明に供するための要部断面図、第３図は本発明の一
実施例を示す要部断面図、第４図は本発明の変形例を示
す要部平面図及び要部拡大断面図である。 図において、１は化合物半導体よりなる半絶縁性基板、
３はｎ！！！層、３°はチャネル層、４はゲート電極、
５はゲート電極４と同一材料よりなる配線、７はソース
領域、８はドレイン領域、９は下層絶縁膜、１０はフォ
トレジスト膜、１１及び１２はソース及びトレイン電極
、１４は上層絶縁膜、１６及び１６゛ は上層配線、２
１及び２２はソース及びドレインのコンタクト窓、詔は
ソース及びドレインコンタクト窓２１．２２と同一工程
で開口された配線５上のコンタクト窓、２４はソース及
びドレイン電極１１゜１２と同一材料を用い同一工程に
おいて形成されたｊミ間金属電極を示す。 第２図 １６ 第３図 第３図 （ｄ＋ 第４図 （Ｑｌ
の説明に供するための要部断面図、第３図は本発明の一
実施例を示す要部断面図、第４図は本発明の変形例を示
す要部平面図及び要部拡大断面図である。 図において、１は化合物半導体よりなる半絶縁性基板、
３はｎ！！！層、３°はチャネル層、４はゲート電極、
５はゲート電極４と同一材料よりなる配線、７はソース
領域、８はドレイン領域、９は下層絶縁膜、１０はフォ
トレジスト膜、１１及び１２はソース及びトレイン電極
、１４は上層絶縁膜、１６及び１６゛ は上層配線、２
１及び２２はソース及びドレインのコンタクト窓、詔は
ソース及びドレインコンタクト窓２１．２２と同一工程
で開口された配線５上のコンタクト窓、２４はソース及
びドレイン電極１１゜１２と同一材料を用い同一工程に
おいて形成されたｊミ間金属電極を示す。 第２図 １６ 第３図 第３図 （ｄ＋ 第４図 （Ｑｌ
Claims (2)
- （１）化合物半導体よりなる半絶縁性基板と、該半絶縁
性基板表面に選択的に形成されたゲート電極と、前記半
絶縁性基板上に形成された下層配線と、該ケート電極を
覆う下層絶縁膜内に該下層絶縁膜と略同一平面をなす如
く選択的に形成され、゛ノース、ドレイン領域及び前記
下層配線にそれぞれ接続された金属層と、前記下層絶縁
膜上に形成された上層絶縁膜を介して前記下層配線上の
金属層しこ接続された上層配線とを具備してなることを
特徴とする半導体装置。 - （２）化合物半導体よりなる半絶縁性基板表面Ｇこゲー
ト電極を選択的に形成するとともに前記半絶縁性基板上
に下層配線を選択的に形成する工程と、前記ゲート電極
を被覆し且つソース、ドレイン領域及び前記下層配線上
に第１の開口ををする下層絶縁膜を形成し、前記ソース
、トレイン領域及び前記下層配線上の第１の開口に金属
層を選択的き形成する工程と、該金属層を含む前記下層
絶縁股上に形成され且つ前記下層配線上の金属層上に第
２の開口を有する上層絶縁膜を形成し、該第２の開口を
介して前記下層配線上の金属層に接続される上層配線を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066144A JPS59189678A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066144A JPS59189678A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59189678A true JPS59189678A (ja) | 1984-10-27 |
| JPH0526334B2 JPH0526334B2 (ja) | 1993-04-15 |
Family
ID=13307368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066144A Granted JPS59189678A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189678A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282554A (ja) * | 1988-09-19 | 1990-03-23 | Sony Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57102014A (en) * | 1980-12-17 | 1982-06-24 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-04-13 JP JP58066144A patent/JPS59189678A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57102014A (en) * | 1980-12-17 | 1982-06-24 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282554A (ja) * | 1988-09-19 | 1990-03-23 | Sony Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526334B2 (ja) | 1993-04-15 |
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