JP2558932B2 - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JP2558932B2 JP2558932B2 JP2196624A JP19662490A JP2558932B2 JP 2558932 B2 JP2558932 B2 JP 2558932B2 JP 2196624 A JP2196624 A JP 2196624A JP 19662490 A JP19662490 A JP 19662490A JP 2558932 B2 JP2558932 B2 JP 2558932B2
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- semiconductor integrated
- compound semiconductor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は耐湿性を向上した化合物半導体集積回路に関
する。
する。
従来の技術 従来の一般的な化合物半導体集積回路の製作方法を、
基板としてガリウム砒素を用い、主要素子として電界効
果トランジスタ（FET）を使用する場合を例にとり説明
する。第３図に示すように、例えば半絶縁性ガリウム砒
素基板51上に選択的にイオン注入法によってSiイオンを
加速エネルギー25KeV、ドーズ量7.0×1012(cm-2)で活性
層52を形成し、次に通常の方法にて例えばタングステン
シリコンナイトライド（WSiN）によりゲート電極53を形
成する。このゲート電極を利用し、自己整合的にSiイオ
ンを加速エネルギー50KeV、ドーズ量6.0×1012(cm-2)イ
オン注入してｎ′層54を形成し、次に基板上全面に例え
ば二酸化珪素膜を2000A堆積し、この膜厚を利用しゲー
ト電極から約1500A離れてSiイオンを加速エネルギー150
KeV、ドーズ量5.0×1013(cm-2)イオン注入してn+層55を
形成する。その後、二酸化珪素膜を除去してから通常の
方法にて820℃で15分アニールし、各イオン注入層を活
性化する。さらに通常の方法にて窒化珪素膜（SiN）を2
000A堆積した後、オーミック電極57を形成しFETを完成
する。次にSiN膜58を3000A堆積し、スルーホール59を形
成後、チタン（Ti）60、金（Au）61をそれぞれ500A、50
00A蒸着し、イオンミリング法にて所定のパターンの一
層配線及びパッド部を形成する。次に、SiN膜62を7000A
堆積し、スルーホール63を形成後、Ti64及びAu65をそれ
ぞれ500A,8000A蒸着し、イオンミリング法にて所定のパ
ターンの二層配線を形成する。更にパッシベーション膜
としてSiN膜66を10000A堆積し、パッド部を所定の寸法
に例えば反応性イオンエッチング法にて開口し、化合物
半導体集積回路を完成する。
基板としてガリウム砒素を用い、主要素子として電界効
果トランジスタ（FET）を使用する場合を例にとり説明
する。第３図に示すように、例えば半絶縁性ガリウム砒
素基板51上に選択的にイオン注入法によってSiイオンを
加速エネルギー25KeV、ドーズ量7.0×1012(cm-2)で活性
層52を形成し、次に通常の方法にて例えばタングステン
シリコンナイトライド（WSiN）によりゲート電極53を形
成する。このゲート電極を利用し、自己整合的にSiイオ
ンを加速エネルギー50KeV、ドーズ量6.0×1012(cm-2)イ
オン注入してｎ′層54を形成し、次に基板上全面に例え
ば二酸化珪素膜を2000A堆積し、この膜厚を利用しゲー
ト電極から約1500A離れてSiイオンを加速エネルギー150
KeV、ドーズ量5.0×1013(cm-2)イオン注入してn+層55を
形成する。その後、二酸化珪素膜を除去してから通常の
方法にて820℃で15分アニールし、各イオン注入層を活
性化する。さらに通常の方法にて窒化珪素膜（SiN）を2
000A堆積した後、オーミック電極57を形成しFETを完成
する。次にSiN膜58を3000A堆積し、スルーホール59を形
成後、チタン（Ti）60、金（Au）61をそれぞれ500A、50
00A蒸着し、イオンミリング法にて所定のパターンの一
層配線及びパッド部を形成する。次に、SiN膜62を7000A
堆積し、スルーホール63を形成後、Ti64及びAu65をそれ
ぞれ500A,8000A蒸着し、イオンミリング法にて所定のパ
ターンの二層配線を形成する。更にパッシベーション膜
としてSiN膜66を10000A堆積し、パッド部を所定の寸法
に例えば反応性イオンエッチング法にて開口し、化合物
半導体集積回路を完成する。
発明が解決しようとする課題 上記従来法による化合物半導体集積回路においては、
パッド部のAuとSiN膜の密着性が必ずしも十分ではない
ため、水分がAuとSiN膜の界面を経由して侵入し、最終
的には回路内部まで浸透し、素子を破壊する。
パッド部のAuとSiN膜の密着性が必ずしも十分ではない
ため、水分がAuとSiN膜の界面を経由して侵入し、最終
的には回路内部まで浸透し、素子を破壊する。
本発明の目的は配線／絶縁膜界面を介しての水分の回
路各素子への侵入を抑えた化合物半導体集積回路を提供
することにある。
路各素子への侵入を抑えた化合物半導体集積回路を提供
することにある。
課題を解決するための手段 本発明は上記課題を解決するため、本発明は、化合物
半導体集積回路において、パッド部と回路各素子とを結
ぶ配線が吸湿層と交差することを特徴とする。
半導体集積回路において、パッド部と回路各素子とを結
ぶ配線が吸湿層と交差することを特徴とする。
作用 上記手段を採用したことにより、パッド部と回路各素
子とを結ぶ配線が吸湿層と交差するため、パッド部から
の水分の侵入をこの吸湿層で受け持たせることができ
る。また、パッド部の主たる金属であるAuとSiN膜間にS
iN膜と密着性の良い第２の金属層を有するため、パッド
部からの水分の侵入を抑えることができる。
子とを結ぶ配線が吸湿層と交差するため、パッド部から
の水分の侵入をこの吸湿層で受け持たせることができ
る。また、パッド部の主たる金属であるAuとSiN膜間にS
iN膜と密着性の良い第２の金属層を有するため、パッド
部からの水分の侵入を抑えることができる。
実施例 以下、本発明の実施例を図面に基づき説明する。
第１図は本発明の一実施例による化合物半導体集積回
路を示す断面図である。ここでは化合物半導体としてガ
リウム砒素（GaAs）を用い、主要素子としてFETを使用
する場合を例にとり説明する。同図において、まず半絶
縁性GaAs基板１上の所定部位に例えばSiイオンを加速エ
ネルギー25KeV、ドーズ量7.0×1012(cm-2)で活性層２を
形成し、次にゲート金属として例えばWSiNをスパッタ法
にて2000A堆積した後、所定の長さに加工しゲート電極
３を形成する。このゲート電極を利用し、自己整合的に
前記活性層２よりやや深くSiイオンを加速エネルギー50
KeV、ドーズ量6.0×1012(cm-2)イオン注入してｎ′層４
を形成し、次に基板上全面に例えば二酸化珪素膜を2000
A堆積し、この膜厚を利用しゲート電極から約1500A離れ
てSiイオンを加速エネルギー150KeV、ドーズ量5.0×10
13(cm-2)イオン注入してn+層５を形成する。その後、二
酸化珪素膜を除去してから通常の方法にて820℃で15分
アニールし、各イオン注入層を活性化する。さらに通常
の方法にて窒化珪素膜（SiN）６を2000A堆積した後、オ
ーミック電極７を形成しFETを完成する。次にSiN膜８を
3000A堆積した後、吸湿層として例えばSiO2膜を1000A堆
積し、第１図９のように例えばウェットエッチング法に
よって幅50μｍ残して取り去り、吸湿性を持つSiO2層９
を形成する。更にスルーホール10を形成した後、Ti11、
Au12をそれぞれ500A、5000A蒸着し、イオンミリング法
にて所定のパターンの一層配線及びパッド部を形成す
る。次に、SiN膜13を7000A堆積し、スルーホール14を形
成後、Ti15及びAu16をそれぞれ500A,8000A蒸着し、イオ
ンミリング法にて所定のパターンの二層配線を形成す
る。更にパッシベーション膜としてSiN膜17を10000A堆
積し、パッド部を所定の寸法に例えば反応性イオンエッ
チング法にて開口し、化合物半導体集積回路を完成す
る。
路を示す断面図である。ここでは化合物半導体としてガ
リウム砒素（GaAs）を用い、主要素子としてFETを使用
する場合を例にとり説明する。同図において、まず半絶
縁性GaAs基板１上の所定部位に例えばSiイオンを加速エ
ネルギー25KeV、ドーズ量7.0×1012(cm-2)で活性層２を
形成し、次にゲート金属として例えばWSiNをスパッタ法
にて2000A堆積した後、所定の長さに加工しゲート電極
３を形成する。このゲート電極を利用し、自己整合的に
前記活性層２よりやや深くSiイオンを加速エネルギー50
KeV、ドーズ量6.0×1012(cm-2)イオン注入してｎ′層４
を形成し、次に基板上全面に例えば二酸化珪素膜を2000
A堆積し、この膜厚を利用しゲート電極から約1500A離れ
てSiイオンを加速エネルギー150KeV、ドーズ量5.0×10
13(cm-2)イオン注入してn+層５を形成する。その後、二
酸化珪素膜を除去してから通常の方法にて820℃で15分
アニールし、各イオン注入層を活性化する。さらに通常
の方法にて窒化珪素膜（SiN）６を2000A堆積した後、オ
ーミック電極７を形成しFETを完成する。次にSiN膜８を
3000A堆積した後、吸湿層として例えばSiO2膜を1000A堆
積し、第１図９のように例えばウェットエッチング法に
よって幅50μｍ残して取り去り、吸湿性を持つSiO2層９
を形成する。更にスルーホール10を形成した後、Ti11、
Au12をそれぞれ500A、5000A蒸着し、イオンミリング法
にて所定のパターンの一層配線及びパッド部を形成す
る。次に、SiN膜13を7000A堆積し、スルーホール14を形
成後、Ti15及びAu16をそれぞれ500A,8000A蒸着し、イオ
ンミリング法にて所定のパターンの二層配線を形成す
る。更にパッシベーション膜としてSiN膜17を10000A堆
積し、パッド部を所定の寸法に例えば反応性イオンエッ
チング法にて開口し、化合物半導体集積回路を完成す
る。
次に本発明の第２の実施例の化合物半導体集積回路を
第２図に示す。前記実施例に示した通りの方法にてFET
のオーミック電極までを形成した後（第２図１〜７）、
SiN膜を3000A堆積し、スルーホール20を形成する。次に
Ti21、Au22、Ti23の順にそれぞれ500A、5000A,250A蒸着
し、イオンミリング法にて所定のパターンの一層配線及
びパッド部を形成する。更にSiN膜13を7000A堆積し、ス
ルーホール14を形成後、Ti15、Au16、Ti24をそれぞれ25
0A,8000A、500A蒸着し、イオンミリング法にて所定のパ
ターンの二層配線を形成する。次にパッシベーション膜
としてSiN膜18を10000A堆積し、例えば反応性イオンエ
ッチング法にて第２図17のようにSiN膜とTi膜界面まで
開口し、更にSiN膜開口部より小さいレジストパターン
によりパッド部最上部のTi膜24を例えば反応性イオンエ
ッチング法により開口し、化合物半導体集積回路を完成
する。開口部においてTiを最上層に残さないのはTi表面
が酸化され易いためである。
第２図に示す。前記実施例に示した通りの方法にてFET
のオーミック電極までを形成した後（第２図１〜７）、
SiN膜を3000A堆積し、スルーホール20を形成する。次に
Ti21、Au22、Ti23の順にそれぞれ500A、5000A,250A蒸着
し、イオンミリング法にて所定のパターンの一層配線及
びパッド部を形成する。更にSiN膜13を7000A堆積し、ス
ルーホール14を形成後、Ti15、Au16、Ti24をそれぞれ25
0A,8000A、500A蒸着し、イオンミリング法にて所定のパ
ターンの二層配線を形成する。次にパッシベーション膜
としてSiN膜18を10000A堆積し、例えば反応性イオンエ
ッチング法にて第２図17のようにSiN膜とTi膜界面まで
開口し、更にSiN膜開口部より小さいレジストパターン
によりパッド部最上部のTi膜24を例えば反応性イオンエ
ッチング法により開口し、化合物半導体集積回路を完成
する。開口部においてTiを最上層に残さないのはTi表面
が酸化され易いためである。
発明の効果 以上のように、本発明によれば、パッド部と回路各素
子とを結ぶ配線が吸湿層と交差するため、パッド部から
侵入した水分をこの吸湿層で止めることができ、例えば
第４図（１）に示すように高信頼性の化合物半導体集積
回路を実現できる。
子とを結ぶ配線が吸湿層と交差するため、パッド部から
侵入した水分をこの吸湿層で止めることができ、例えば
第４図（１）に示すように高信頼性の化合物半導体集積
回路を実現できる。
また本発明によれば、パッド開口部はSiN膜と密着性
の良いTiと相接しているので、パッド部からの水分の侵
入を防ぐことができ、例えば第４図（２）に示すように
高信頼性の化合物半導体集積回路を実現できる。
の良いTiと相接しているので、パッド部からの水分の侵
入を防ぐことができ、例えば第４図（２）に示すように
高信頼性の化合物半導体集積回路を実現できる。
第１図は本発明の一実施例を説明する化合物半導体集積
回路の断面図、第２図は本発明の他の実施例を説明する
化合物半導体集積回路の断面図、第３図は従来の化合物
半導体集積回路の断面図、第４図は本発明によるFETと
従来法によるFETの耐湿性の差を比較した図である。 ９……SiO2膜（吸湿層）、16……Au、17.18……パッシ
ベーション膜、24……Ti膜。
回路の断面図、第２図は本発明の他の実施例を説明する
化合物半導体集積回路の断面図、第３図は従来の化合物
半導体集積回路の断面図、第４図は本発明によるFETと
従来法によるFETの耐湿性の差を比較した図である。 ９……SiO2膜（吸湿層）、16……Au、17.18……パッシ
ベーション膜、24……Ti膜。
Claims (1)
- 【請求項１】各種回路素子とパッド間を結ぶ配線が吸湿
層と交差することを特徴とした化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196624A JP2558932B2 (ja) | 1990-07-24 | 1990-07-24 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196624A JP2558932B2 (ja) | 1990-07-24 | 1990-07-24 | 化合物半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482225A JPH0482225A (ja) | 1992-03-16 |
| JP2558932B2 true JP2558932B2 (ja) | 1996-11-27 |
Family
ID=16360858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196624A Expired - Lifetime JP2558932B2 (ja) | 1990-07-24 | 1990-07-24 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558932B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3954998B2 (ja) | 2003-08-11 | 2007-08-08 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP6319028B2 (ja) * | 2014-10-03 | 2018-05-09 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3610709A1 (de) * | 1986-03-29 | 1987-10-08 | Philips Patentverwaltung | Verfahren zum herstellen von halbleiter-bauelementen |
-
1990
- 1990-07-24 JP JP2196624A patent/JP2558932B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0482225A (ja) | 1992-03-16 |
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