JPH088765A - 搬送波発生回路 - Google Patents
搬送波発生回路Info
- Publication number
- JPH088765A JPH088765A JP13303994A JP13303994A JPH088765A JP H088765 A JPH088765 A JP H088765A JP 13303994 A JP13303994 A JP 13303994A JP 13303994 A JP13303994 A JP 13303994A JP H088765 A JPH088765 A JP H088765A
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- Japan
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- dds
- generation circuit
- outputs
- signal
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- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 8
- 230000005236 sound signal Effects 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 5
- 239000012050 conventional carrier Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Transmitters (AREA)
Abstract
(57)【要約】
【目的】 複数の搬送波発生回路の出力の周波数および
位相を一致させる必要がある同期放送等に用いられる搬
送波発生回路を提供すること。 【構成】 デコーダ１が１ブロック周期の基準クロック
ｅを出力し、この１ブロック周期の基準クロックｅの電
源投入後最初の立ち上がりを検出してリセット信号発生
回路２が出力するリセット信号ｆにより、ＤＤＳ３のレ
ジスタ３２をリセットしてＲＯＭ３３のアドレスをクリ
アする。
位相を一致させる必要がある同期放送等に用いられる搬
送波発生回路を提供すること。 【構成】 デコーダ１が１ブロック周期の基準クロック
ｅを出力し、この１ブロック周期の基準クロックｅの電
源投入後最初の立ち上がりを検出してリセット信号発生
回路２が出力するリセット信号ｆにより、ＤＤＳ３のレ
ジスタ３２をリセットしてＲＯＭ３３のアドレスをクリ
アする。
Description
【０００１】
【産業上の利用分野】本発明は搬送波発生回路に関し、
特に複数の搬送波発生回路の出力の周波数および位相を
一致させる必要がある同期放送等に用いられる搬送波発
生回路に関する。
特に複数の搬送波発生回路の出力の周波数および位相を
一致させる必要がある同期放送等に用いられる搬送波発
生回路に関する。
【０００２】
【従来の技術】図２は従来の搬送波発生回路のブロック
図である。
図である。
【０００３】デコーダ６は、ＡＥＳ／ＥＢＵフォーマッ
ト準拠の音声信号ａを入力し、音声データｂとＤＤＳシ
ステムクロック用の基準信号ｄとを出力する。
ト準拠の音声信号ａを入力し、音声データｂとＤＤＳシ
ステムクロック用の基準信号ｄとを出力する。
【０００４】従来の搬送波発生回路は、このデコーダ６
と、基準信号ｄを入力してこの信号に位相同期したＤＤ
Ｓシステムクロックｇを出力するＤＤＳシステムクロッ
ク発生回路４と、ＤＤＳシステムクロックｇを入力して
周波数設定信号ｃに対応した周波数のサイン波を出力す
るＤＤＳ（ダイレクトディジタルシンセサイザ）３とを
有している。
と、基準信号ｄを入力してこの信号に位相同期したＤＤ
Ｓシステムクロックｇを出力するＤＤＳシステムクロッ
ク発生回路４と、ＤＤＳシステムクロックｇを入力して
周波数設定信号ｃに対応した周波数のサイン波を出力す
るＤＤＳ（ダイレクトディジタルシンセサイザ）３とを
有している。
【０００５】ＤＤＳ３は、周波数設定信号ｃを累算する
ための加算器３１およびレジスタ３２を有し、レジスタ
３２の出力を位相情報としてＲＯＭ３３に書込まれたサ
インテーブルによってサインの振幅情報に変換し、Ｄ／
Ａコンバータ３４でアナログ値に変換して出力する構成
となっており、ＲＯＭ３３のアドレスすなわち搬送波出
力の位相を決定するレジスタ３２のクリアは電源投入時
にのみ行われる。
ための加算器３１およびレジスタ３２を有し、レジスタ
３２の出力を位相情報としてＲＯＭ３３に書込まれたサ
インテーブルによってサインの振幅情報に変換し、Ｄ／
Ａコンバータ３４でアナログ値に変換して出力する構成
となっており、ＲＯＭ３３のアドレスすなわち搬送波出
力の位相を決定するレジスタ３２のクリアは電源投入時
にのみ行われる。
【０００６】ＤＤＳシステムクロック発生回路４として
は、基準信号ｄに位相同期するためのＰＬＬ（フェーズ
ロックドループ）回路を位相比較器４１、電圧制御発振
器４３および分周器４２によって構成している。
は、基準信号ｄに位相同期するためのＰＬＬ（フェーズ
ロックドループ）回路を位相比較器４１、電圧制御発振
器４３および分周器４２によって構成している。
【０００７】そして、フィルタ５はＤＤＳ３からの出力
のスプリアス（不要波）を除去するためのフィルタであ
り、このフィルタ５を透過した信号を搬送波ｉとして出
力する。
のスプリアス（不要波）を除去するためのフィルタであ
り、このフィルタ５を透過した信号を搬送波ｉとして出
力する。
【０００８】
【発明が解決しようとする課題】ところで、図２に示し
た従来の搬送波発生回路では、出力の搬送波ｉの位相を
決定するＤＤＳ３内のレジスタ３２のクリアが電源投入
時にしか行われないために、複数の搬送波発生回路に同
一の基準信号ｄを供給した場合、各搬送波発生回路が出
力する搬送波どうしで周波数は一致させることはできる
が、各搬送波発生回路に電源投入する時間を正確に一致
させることはできないので、レジスタ３２のクリアタイ
ミングが異なり、各搬送波発生回路が出力する搬送波ど
うしで位相を一致させることはできないという問題点が
あった。
た従来の搬送波発生回路では、出力の搬送波ｉの位相を
決定するＤＤＳ３内のレジスタ３２のクリアが電源投入
時にしか行われないために、複数の搬送波発生回路に同
一の基準信号ｄを供給した場合、各搬送波発生回路が出
力する搬送波どうしで周波数は一致させることはできる
が、各搬送波発生回路に電源投入する時間を正確に一致
させることはできないので、レジスタ３２のクリアタイ
ミングが異なり、各搬送波発生回路が出力する搬送波ど
うしで位相を一致させることはできないという問題点が
あった。
【０００９】本発明は上記の点にかんがみてなされたも
ので、複数の搬送波発生回路の出力の周波数および位相
を一致させる必要がある同期放送等に用いられる搬送波
発生回路を提供することを目的とする。
ので、複数の搬送波発生回路の出力の周波数および位相
を一致させる必要がある同期放送等に用いられる搬送波
発生回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ＡＥＳ／ＥＢＵフォーマットのデジタル
音声信号を入力して音声のデジタルデータとこのデジタ
ルデータのサンプル周波数の整数倍の基準クロックとを
出力するデコーダと、このデコーダからのサンプル周波
数の整数倍の基準クロックを基準信号として入力しこの
基準信号に位相同期させたＤＤＳシステムクロックを出
力するＤＤＳシステムクロック発生回路と、このＤＤＳ
システムクロック発生回路からのＤＤＳシステムクロッ
クを入力して周波数設定信号に対応した周波数のサイン
波を搬送波として出力するＤＤＳとを有する搬送波発生
回路において、前記デコーダが１ブロック周期の基準ク
ロックを出力し、この１ブロック周期の基準クロックの
電源投入後最初の立ち上がりを検出して前記ＤＤＳのＲ
ＯＭのアドレスをクリアするリセット信号を出力するリ
セット信号発生回路を備えた。
成するために、ＡＥＳ／ＥＢＵフォーマットのデジタル
音声信号を入力して音声のデジタルデータとこのデジタ
ルデータのサンプル周波数の整数倍の基準クロックとを
出力するデコーダと、このデコーダからのサンプル周波
数の整数倍の基準クロックを基準信号として入力しこの
基準信号に位相同期させたＤＤＳシステムクロックを出
力するＤＤＳシステムクロック発生回路と、このＤＤＳ
システムクロック発生回路からのＤＤＳシステムクロッ
クを入力して周波数設定信号に対応した周波数のサイン
波を搬送波として出力するＤＤＳとを有する搬送波発生
回路において、前記デコーダが１ブロック周期の基準ク
ロックを出力し、この１ブロック周期の基準クロックの
電源投入後最初の立ち上がりを検出して前記ＤＤＳのＲ
ＯＭのアドレスをクリアするリセット信号を出力するリ
セット信号発生回路を備えた。
【００１１】
【作用】本発明は以上の構成によって、デコーダが１ブ
ロック周期の基準クロックを出力し、この１ブロック周
期の基準クロックの電源投入後最初の立ち上がりを検出
してリセット信号発生回路が出力するリセット信号によ
り、ＤＤＳのＲＯＭのアドレスをクリアする。
ロック周期の基準クロックを出力し、この１ブロック周
期の基準クロックの電源投入後最初の立ち上がりを検出
してリセット信号発生回路が出力するリセット信号によ
り、ＤＤＳのＲＯＭのアドレスをクリアする。
【００１２】
【実施例】以下本発明を図面に基づいて説明する。
【００１３】図１は本発明による搬送波発生回路の一実
施例のブロック図である。
施例のブロック図である。
【００１４】デコーダ１は、ＡＥＳ／ＥＢＵフォーマッ
ト準拠の音声信号ａを入力し、音声データｂと、ＤＤＳ
システムクロック用基準信号ｄと、１ブロック周期の基
準クロックｅ（１ブロック＝１９２フレーム＝１／４８
ｋＨｚ×１９２＝４ｍＳｅｃ）とを出力する。
ト準拠の音声信号ａを入力し、音声データｂと、ＤＤＳ
システムクロック用基準信号ｄと、１ブロック周期の基
準クロックｅ（１ブロック＝１９２フレーム＝１／４８
ｋＨｚ×１９２＝４ｍＳｅｃ）とを出力する。
【００１５】本実施例では、ＤＤＳシステムクロック用
基準信号ｄを基準信号とし、この信号に位相同期したＤ
ＤＳシステムクロックｇを生成するためのＤＤＳシステ
ムクロック発生回路４を、位相比較器４１と分周器４２
と電圧制御発振器４３とで構成している。
基準信号ｄを基準信号とし、この信号に位相同期したＤ
ＤＳシステムクロックｇを生成するためのＤＤＳシステ
ムクロック発生回路４を、位相比較器４１と分周器４２
と電圧制御発振器４３とで構成している。
【００１６】そして、ＤＤＳ３は、ＤＤＳシステムクロ
ック発生回路４で生成したＤＤＳシステムクロックｇを
入力して、周波数設定信号ｃに対応したサイン波を出力
する。
ック発生回路４で生成したＤＤＳシステムクロックｇを
入力して、周波数設定信号ｃに対応したサイン波を出力
する。
【００１７】リセット信号発生回路２はデコーダ１の出
力の１ブロック周期の基準クロックｅの電源投入後最初
の立ち上がりを検出してリセット信号ｆを出力し、ＤＤ
Ｓ３のＲＯＭ３３のアドレスを設定するレジスタ３２を
クリアすることによってＤＤＳ３の出力の位相を０度に
している。
力の１ブロック周期の基準クロックｅの電源投入後最初
の立ち上がりを検出してリセット信号ｆを出力し、ＤＤ
Ｓ３のＲＯＭ３３のアドレスを設定するレジスタ３２を
クリアすることによってＤＤＳ３の出力の位相を０度に
している。
【００１８】１ブロック周期の基準クロックｅは４ｍＳ
ｅｃ周期（２５０Ｈｚ）なので、搬送波の周波数が２５
０Ｈｚの整数倍であれば、１ブロック周期の基準クロッ
クｅの立ち上がりで１度ＤＤＳ３の出力の位相を０度に
することによって、その後の１ブロック周期の基準クロ
ックｅの立ち上がり時には常にＤＳ３の出力の位相は０
度となる。
ｅｃ周期（２５０Ｈｚ）なので、搬送波の周波数が２５
０Ｈｚの整数倍であれば、１ブロック周期の基準クロッ
クｅの立ち上がりで１度ＤＤＳ３の出力の位相を０度に
することによって、その後の１ブロック周期の基準クロ
ックｅの立ち上がり時には常にＤＳ３の出力の位相は０
度となる。
【００１９】このため、電源投入のタイミングと無関係
にＤＤＳ３の出力の位相を１ブロック周期の基準クロッ
クｅの立ち上がり時に０度にできるので、複数の搬送波
発生回路に同一の音声信号ａを入力した場合、それぞれ
別々のタイミングで電源投入したとしても出力する搬送
波ｈの位相を一致させることができる。
にＤＤＳ３の出力の位相を１ブロック周期の基準クロッ
クｅの立ち上がり時に０度にできるので、複数の搬送波
発生回路に同一の音声信号ａを入力した場合、それぞれ
別々のタイミングで電源投入したとしても出力する搬送
波ｈの位相を一致させることができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ＡＥＳ／ＥＢＵフォーマットのディジタル音声信号を入
力し音声のディジタルデータを出力するデコーダから出
力される１ブロック周期の基準クロックの電源投入後最
初の立ち上がりを検出して、このタイミングでＤＤＳの
ＲＯＭのアドレスを設定するレジスタをクリアするよう
にしたので、同一の音声信号を入力とする複数の搬送波
発生回路の出力の周波数および位相をそれぞれ一致させ
ることができるという効果を有する。
ＡＥＳ／ＥＢＵフォーマットのディジタル音声信号を入
力し音声のディジタルデータを出力するデコーダから出
力される１ブロック周期の基準クロックの電源投入後最
初の立ち上がりを検出して、このタイミングでＤＤＳの
ＲＯＭのアドレスを設定するレジスタをクリアするよう
にしたので、同一の音声信号を入力とする複数の搬送波
発生回路の出力の周波数および位相をそれぞれ一致させ
ることができるという効果を有する。
【００２１】このことにより、複数の搬送波発生回路の
出力の周波数および位相を一致させる必要がある同期放
送等に用いられる搬送波発生回路を提供することができ
る。
出力の周波数および位相を一致させる必要がある同期放
送等に用いられる搬送波発生回路を提供することができ
る。
【図１】本発明による搬送波発生回路の一実施例のブロ
ック図である。
ック図である。
【図２】従来の搬送波発生回路のブロック図である。
１ デコーダ ２ リセット信号発生回路 ３ ＤＤＳ ３１ 加算器 ３２ レジスタ ３３ ＲＯＭ ３４ Ｄ／Ａコンバータ ４ ＤＤＳシステムクロック発生回路 ４１ 位相比較器 ４２ 分周器 ４３ 電圧制御発振器 ５ フィルタ
Claims (3)
- 【請求項１】 ＡＥＳ／ＥＢＵフォーマットのデジタル
音声信号を入力して音声のデジタルデータと該デジタル
データのサンプル周波数の整数倍の基準クロックとを出
力するデコーダと、 該デコーダからのサンプル周波数の整数倍の基準クロッ
クを基準信号として入力し該基準信号に位相同期させた
ＤＤＳシステムクロックを出力するＤＤＳシステムクロ
ック発生回路と、 該ＤＤＳシステムクロック発生回路からのＤＤＳシステ
ムクロックを入力して周波数設定信号に対応した周波数
のサイン波を搬送波として出力するＤＤＳとを有する搬
送波発生回路において、 前記デコーダが１ブロック周期の基準クロックを出力
し、 該１ブロック周期の基準クロックの電源投入後最初の立
ち上がりを検出して前記ＤＤＳのＲＯＭのアドレスをク
リアするリセット信号を出力するリセット信号発生回路
を備えたことを特徴とする搬送波発生回路。 - 【請求項２】 前記ＤＤＳが、前記周波数設定信号を累
算するための加算器と、出力する搬送波の位相情報を出
力するレジスタと、サイン波の振幅情報を予め格納した
ＲＯＭと、該ＲＯＭの出力をアナログ値に変換するＤ／
Ａコンバータとから成り、前記リセット信号が前記レジ
スタの出力する位相情報をゼロクリアする請求項１に記
載の搬送波発生回路。 - 【請求項３】 前記ＤＤＳの出力するサイン波のスプリ
アスを除去するフィルタをさらに備えた請求項２に記載
の搬送波発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13303994A JPH088765A (ja) | 1994-06-15 | 1994-06-15 | 搬送波発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13303994A JPH088765A (ja) | 1994-06-15 | 1994-06-15 | 搬送波発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088765A true JPH088765A (ja) | 1996-01-12 |
Family
ID=15095388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13303994A Pending JPH088765A (ja) | 1994-06-15 | 1994-06-15 | 搬送波発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532960A (ja) * | 2006-04-03 | 2009-09-10 | ローデ ウント シュバルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディト ゲゼルシャフト | 共通周波数ネットワークの高周波送信機を同期させる配列物 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482407A (ja) * | 1990-07-25 | 1992-03-16 | Yokogawa Electric Corp | デジタル型信号発生装置 |
| JPH0555833A (ja) * | 1991-08-28 | 1993-03-05 | Jeol Ltd | デジタル周波数発生装置間の位相制御回路 |
-
1994
- 1994-06-15 JP JP13303994A patent/JPH088765A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482407A (ja) * | 1990-07-25 | 1992-03-16 | Yokogawa Electric Corp | デジタル型信号発生装置 |
| JPH0555833A (ja) * | 1991-08-28 | 1993-03-05 | Jeol Ltd | デジタル周波数発生装置間の位相制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532960A (ja) * | 2006-04-03 | 2009-09-10 | ローデ ウント シュバルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディト ゲゼルシャフト | 共通周波数ネットワークの高周波送信機を同期させる配列物 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961206 |