JPH0483415A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 遅延時間に対し高精度のパルスを発生させる回路に関し
、 構成素子としての半導体集積回路の特性に影響されず、
遅延素子の特性で遅延時間の定められるパルスを発生さ
せる回路を提供することを目的とし、 駆動パルスの印加される端子に接続された二つの出力バ
ッファと、一方の出力バッファと接続され、論理演算回
路の一方の端子との間に接続された一方の入力バッファ
と、他方の出力バッファと、遅延素子と、他方の入力バ
ッファとの直列回路を介して前記論理演算回路の他方の
端子との間に接続された回路とで構成され、前記論理演
算回路の出力から、駆動パルスに対応するパルスを出力
することで構成する。

〔産業上の利用分野〕

本発明は遅、延時間に対し高精度のパルスを発生される
回路に関する。

従来の駆動パルスからパルスを発生させる回路では、そ
の回路構成のため半導体集積回路の特性のばらつきが、
発生するパルスに直接影響を与えていた。簡易な回路構
成によって半導体集積回路特性のばらつきの影響を受け
ないパルス発生回路を得ることが要望された。

〔従来の技術〕

第６図・第７図は従来のパルス発生回路の構成を示す。

両図において、■は駆動パルス入力端子、２は遅延素子
、３はナンド回路、４−１．４−２はバッファ、５は発
生したパルスの出力端子、６は半導体集積回路基板を示
す。第６図は半導体集積回路基板上に全回路を搭載する
場合を示す。即ち、ナンド回路３の一方の端子に駆動パ
ルス入力端子１からのパルスを直接印加し、他方の端子
には遅延素子２としてのバッファを介して前記パルスを
遅延入力させる。第８図に示す動作波形図のように、ナ
ンド回路３の一方の端子には、第８図Ａの波形が印加さ
れ、ナンド回路３の他方の端子には第８図Ａめ゛波形を
遅延素子２て遅延させたパルス（第８図Ｂ）が印加され
る。ナンド回路３て論理演算すると第８図Ｃの波形が得
られる。パルス幅は遅延素子２の遅延時間と等しい。

第７図はバッファを２個４−１．４−２と用意し、遅延
素子２は半導体集積回路チップ基板とは離れ、所謂外付
は素子としている。この回路の動作は第６図と同様であ
るため、バッファと遅延素子２との遅延時間を合計した
ものか、全遅延時間即ち発生パルスの幅となる。

〔発明か解決しようとする課題〕

第６図・第７図に示す回路図によるとき、簡易な構成の
回路であるが、前者では半導体集積回路製造技術の上で
バッファ２の遅延特性にばらつきか大きく、そのことは
発生パルスのパルス幅に直接の影響を与えることとなる
。

次に後者では、外付は素子のため遅延素子の特性は良好
なものが得られるとしても、直列接続されているバッフ
ァ４のばらつきが大きいため、第６図の場合と同様ばら
つきによる影響を大きく受ける。

本発明の目的は前述の欠点を改善し、構成素子としての
半導体集積回路の特性に影響されず、遅延素子の特性で
遅延時間の定められるパルスを発生させる回路を提供す
ることにある。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示す図である。第１図にお
いて、ｌは駆動パルス入力端子、５は発生したパルスの
出力端子、７−１．７−２は出力バッファ、８−１．８
−２は入力バッファ、９は論理演算回路、１２は遅延素
子で半導体素子以外で構成することを好適とするものを
示す。

前述の目的を達成するため、本発明は下記の構成とする
。即ち、 駆動パルスの印加される端子（１）に接続された二つの
出力バッファ（７−１’）　（７−２）と、一方の出力
バッファ（７−１）と接続され、論理演算回路（９）の
一方の端子との間に接続された一方の入力バッファ（８
−１）と、他方の出力バッファ（７−２）と、遅延素子
（１２）と、他方の入力バッファ（８−２）との直列回
路を介して前記論理演算回路（９）の他方の端子との間
に接続された回路とで構成され、前記論理演算回路（９
）の出力から、駆動パルスに対応するパルスを出力（５
）することで構成する。

ここで出力バッファとはパルス発生回路から外部へ出力
するため使用するバッファをいう。また人力バッファと
はパルス発生回路へ外部から信号を入力するため使用す
るバッファをいう。

〔作用〕

第１図における各々２個の入力バッファ・出力バッファ
は半導体製造技術によって製造する時であっても、入力
バッファとして特性が互いに揃ったものを容易に得るこ
とが出来、また出力バッファも同様である。したがって
入力端子から論理演算回路９まての並列回路をパルスが
伝送する時間は、遅延素子１２の差を有するだけとなる
。そのため遅延素子１２として半導体製造技術によって
製造したちの以外で正しい遅延時間を得れば、バルス発
生回路としてばらつきの少ないパルス幅のパルスを駆動
パルスの幅だけ離れて得ることが出来る。

〔実施例〕

第２図は本発明の実施例として半導体チップ基板上に大
部分の回路を共通的に組込んだ場合を示す。第２図にお
いて、６は半導体チップ基板、１０は論理演算回路とし
ての排他的論理和回路、１１は容量素子を示す。他の第
１図と同一符号は同様のものを示している。容量素子１
１は遅延素子１２の入力容量の影響を調整するため、遅
延素子１２を有していない回路側の入・出力バッファ間
に挿入している。容量素子１１・遅延素子１２以外は半
導体チップ基板６の上に全て搭載されているから、小型
なパルス発生回路となっている。そして排他的論理和回
路１０の出力に得られたパルスの幅は遅延素子１２の遅
延時間と等しい。

第３図は本発明の他の実施例としてパルス幅の異なるパ
ルスを異なる端子から得る場合を示す。

第３図において、５−１．５−２は出力端子、１０−１
．１０−２は排他的論理和回路、１２−１．１２−２は
互いに遅延時間の異なる遅延素子を示す。第４図は第３
図の動作波形図を示し、第４図Ａは駆動パルス波形、第
４図Ｂは遅延素子１２−１による遅延パルス、第４図Ｃ
は出力端子５−１における発生パルス、第４図りは遅延
素子１２−２による遅延パルス、第４図Ｅは出力端子５
−２における発生パルスを示す。第４図に示すように各
遅延素子１２−１．１２−２により定まる幅のパルスが
それぞれ出力端子５−１．５−２より得ることが出来る
。

第２図・第３図の回路において、駆動パルス幅だけ離れ
たパルス２個のうち、例えば駆動パルスの前縁と同期す
るパルスのみを得て、後縁を削ることて良い場合は、パ
ルス発生回路の出力パルスと入力側の駆動パルスとを、
第５図の実施例に示すようにアンド回路１３て演算する
。

〔発明の効果〕

このようにして本発明によると、得られたパルスの幅は
遅延素子の特性のみに対応した値となり、バッファなど
半導体製造技術で製造するものにおけるばらつきはパル
ス幅に影響を与えることが無く、パルス回路の設計がき
わめてやり易いという効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図・第３図・第５図は本発明の実施例の構成を示す
図、 第４図は第３図の動作波形図、 第６図・第７図は従来のパルス発生回路の構成図、第８
図は第６図の動作波形図を示す。 １・・・駆動パルスの印加される端子 ５・・・出力端子 ７−１．７−２・・・出力バッファ ８−１．８−２・−人力バッファ ９−・・−論理演算回路 １２・・・１延素子 動作波形図 第８図 特許出願人　　　富士通株式会社 代　理　人　　弁理士　鈴木栄祐

Claims (1)

1. 【特許請求の範囲】 １、駆動パルスの印加される端子（１）に接続された二
   つの出力バッファ（７−１）（７−２）と、一方の出力
   バッファ（７−１）と接続され、論理演算回路（９）の
   一方の端子との間に接続された一方の入力バッファ（８
   −１）と、 他方の出力バッファ（７−２）と、遅延素子（１２）と
   、他方の入力バッファ（８−２）との直列回路を介して
   前記論理演算回路（９）の他方の端子との間に接続され
   た回路とで構成され、 前記論理演算回路（９）の出力から、駆動パルスに対応
   するパルスを出力（５）することを特徴とするパルス発
   生回路。 ２、請求項第１項記載の出力バッファ・遅延素子・入力
   バッファの直列回路と、論理演算回路とを更に１組以上
   具備し、該第２の論理演算回路を介して繰り返し周期の
   異なるパルスを発生させることを特徴とするパルス発生
   回路。