JPH0484456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0484456A JPH0484456A JP2199555A JP19955590A JPH0484456A JP H0484456 A JPH0484456 A JP H0484456A JP 2199555 A JP2199555 A JP 2199555A JP 19955590 A JP19955590 A JP 19955590A JP H0484456 A JPH0484456 A JP H0484456A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関し、特に相補型
ＭＯ８電界効果トランジスタを含む集積回路装置の製造
方法に関する。
ＭＯ８電界効果トランジスタを含む集積回路装置の製造
方法に関する。
相補型ＭｏＳ電界効果トランジスタを含む集積回路装置
（以下ＣＭＯ８ＩＣと略す）は低消費電力であり、高集
積化が可能なことから多くの集積回路に使用されている
。
（以下ＣＭＯ８ＩＣと略す）は低消費電力であり、高集
積化が可能なことから多くの集積回路に使用されている
。
第３図に一般的な０ＭＯ８ＩＣの断面構造図を示す。
以下製造工程順に説明する。先ず、Ｐ型半導体基板１に
Ｎ型ウェル領域２とＰ型ウェル領域３を順次形成し、素
子分離酸化膜４を形成する。次にゲート酸化膜を熱酸化
により形成し、ｖＴコントロールのためのチャンネルド
ープをＮ型ウェル領域２．Ｐ型ウェル領域３にそれぞれ
行う。
Ｎ型ウェル領域２とＰ型ウェル領域３を順次形成し、素
子分離酸化膜４を形成する。次にゲート酸化膜を熱酸化
により形成し、ｖＴコントロールのためのチャンネルド
ープをＮ型ウェル領域２．Ｐ型ウェル領域３にそれぞれ
行う。
次にゲート電極となる多結晶シリコンを全面に形成し、
Ｎ型不純物であるリンの拡散を行ない多結晶シリコン層
を低抵抗化させ所望の形状に加工する。
Ｎ型不純物であるリンの拡散を行ない多結晶シリコン層
を低抵抗化させ所望の形状に加工する。
次に、ゲート電極である多結晶シリコン９をマスクとし
て、Ｐ型ウェル領域にはＮ型高濃度ソース・ドレイン領
域１０をイオン注入法により形成し、Ｎ型ウェル領域に
はＰ型窩濃度ソース・ドレイン領域１１を形成し、０Ｍ
Ｏ３ＩＣは出来上る。
て、Ｐ型ウェル領域にはＮ型高濃度ソース・ドレイン領
域１０をイオン注入法により形成し、Ｎ型ウェル領域に
はＰ型窩濃度ソース・ドレイン領域１１を形成し、０Ｍ
Ｏ３ＩＣは出来上る。
この従来の０ＭＯ８ＩＣでは（特にＮ型ＭＯ８ＦＥＴ）
高速、高集積化のため、横方向の微細化が進んでいるが
、それに伴い縦方向も浅くなって来ている。
高速、高集積化のため、横方向の微細化が進んでいるが
、それに伴い縦方向も浅くなって来ている。
特にＮ型ＭＯ８ＦＥＴではソース・ドレイン拡散層とＰ
型ウェルとの接合深さは、０１〜０．２μｍ程度にまで
浅く形成されている。このため、ドレイン拡散層とＰ型
ウェルとの接合は急峻であり、ドレイン近傍は高電界が
発生し、この高電界によりソースから流れて来た電子が
加速され、アバランシェ効果により電子と正孔対を発生
させる。発生した電子はドレイン側へ、正孔はウェル側
へ流れ込むことになり、ウェル側に流れ込んだ正孔は最
終的にソースへ到達するが、発生した正孔が多いとウェ
ルの抵抗が高いため、ウェルの電位を上昇させ第４図に
示す寄生ＮＰＮ）ランジスタが動作し、ドレインからソ
ースへ急激に電流が流れてしまう（スナップバック電流
）。この結果第５図のような特性となってしまい使用電
圧範囲が狭くなってしまうという問題点があった。この
ためドレイン近傍の電界を弱めるため、ドレインの構造
を二重拡散ドレイン（ＤＤＤ）としたりＬＤＤ構造を行
っているが、その効果は、スナップバック電位の抑制に
は十分ではなかった。
型ウェルとの接合深さは、０１〜０．２μｍ程度にまで
浅く形成されている。このため、ドレイン拡散層とＰ型
ウェルとの接合は急峻であり、ドレイン近傍は高電界が
発生し、この高電界によりソースから流れて来た電子が
加速され、アバランシェ効果により電子と正孔対を発生
させる。発生した電子はドレイン側へ、正孔はウェル側
へ流れ込むことになり、ウェル側に流れ込んだ正孔は最
終的にソースへ到達するが、発生した正孔が多いとウェ
ルの抵抗が高いため、ウェルの電位を上昇させ第４図に
示す寄生ＮＰＮ）ランジスタが動作し、ドレインからソ
ースへ急激に電流が流れてしまう（スナップバック電流
）。この結果第５図のような特性となってしまい使用電
圧範囲が狭くなってしまうという問題点があった。この
ためドレイン近傍の電界を弱めるため、ドレインの構造
を二重拡散ドレイン（ＤＤＤ）としたりＬＤＤ構造を行
っているが、その効果は、スナップバック電位の抑制に
は十分ではなかった。
又、Ｐ型ＭＯ８ＦＥＴに関しても同様である。
Ｎ型ＭＯ８ＦＥＴのスナップバックの発生をおさえるに
は第４図に示す寄生ＮＰＮ Ｔｒの電流増幅率を低下
させ寄生ＮＰＮ）ランジスタが導通しにくくすることが
有効である。
は第４図に示す寄生ＮＰＮ Ｔｒの電流増幅率を低下
させ寄生ＮＰＮ）ランジスタが導通しにくくすることが
有効である。
本発明では寄生ＮＰＮ）ランジスタの電流増幅率を低下
させるため、寄生ＮＰＮ）ランジスタのベース領域であ
るＰ型ウェル領域に高エネルギーのポロンイオン注入に
より、ＭＯＳ）ランシスタの特性に影響を及ぼさない領
域に高濃度のＰ型領域の島を作る工程を付加することに
より寄生ＮＰＮトランジスタのベース領域の抵抗を下げ
、電流増幅率も低下させる方法を用いている。Ｐ型Ｍ○
５ＦＥＴも同様に考えることが臼来、Ｎ型ウェル領域に
高エネルギーのリンイオン注入によりＮ型ウェル領域内
部に高濃度Ｎ型の島を形成することにより寄生ＰＮＰ
）ランジスタのベース抵抗を下げ電流増幅率を低下させ
る。
させるため、寄生ＮＰＮ）ランジスタのベース領域であ
るＰ型ウェル領域に高エネルギーのポロンイオン注入に
より、ＭＯＳ）ランシスタの特性に影響を及ぼさない領
域に高濃度のＰ型領域の島を作る工程を付加することに
より寄生ＮＰＮトランジスタのベース領域の抵抗を下げ
、電流増幅率も低下させる方法を用いている。Ｐ型Ｍ○
５ＦＥＴも同様に考えることが臼来、Ｎ型ウェル領域に
高エネルギーのリンイオン注入によりＮ型ウェル領域内
部に高濃度Ｎ型の島を形成することにより寄生ＰＮＰ
）ランジスタのベース抵抗を下げ電流増幅率を低下させ
る。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を示す工程順
に示した断面図である。
に示した断面図である。
先ず、第１図（ａ）に示すようにＰ型半導体基板１にＮ
型ウェル領域２をリンのイオン注入（１５０ＫｅＶ、
１．５ Ｘ １０ ”ａｍ−２）後、１２００℃４時間
の熱処理を行ない形成し、次にＰ型ウェル領域３をポ０
７のイオン注入（１００ＫｅＶ、 １．５ Ｘ １０
”Ｃｍ−２）後、１２００℃２時間の熱処理により形成
する。次に素子分離酸化膜４を８０００人程度熱酸化に
より形成する。
型ウェル領域２をリンのイオン注入（１５０ＫｅＶ、
１．５ Ｘ １０ ”ａｍ−２）後、１２００℃４時間
の熱処理を行ない形成し、次にＰ型ウェル領域３をポ０
７のイオン注入（１００ＫｅＶ、 １．５ Ｘ １０
”Ｃｍ−２）後、１２００℃２時間の熱処理により形成
する。次に素子分離酸化膜４を８０００人程度熱酸化に
より形成する。
次に、第１図（ｂ）に示す様にＰ型ＭＯ８ＦＥＴ形成領
域（Ｎ型ウェル領域）を開口したイオン注入マスク５
（例えばアルミニウム）を形成し、リンを５００Ｘ〜Ｉ
ＭｅＶ、 Ｉ Ｘ １０”〜Ｉ Ｘ １０”ａｍ−２
の注入条件でイオン注入し、Ｎ型ウェル領域内に高濃度
のＮ型の島６を形成する。この時、イオン注入マスクは
チャンネルドープのマスクと共用出来る。
域（Ｎ型ウェル領域）を開口したイオン注入マスク５
（例えばアルミニウム）を形成し、リンを５００Ｘ〜Ｉ
ＭｅＶ、 Ｉ Ｘ １０”〜Ｉ Ｘ １０”ａｍ−２
の注入条件でイオン注入し、Ｎ型ウェル領域内に高濃度
のＮ型の島６を形成する。この時、イオン注入マスクは
チャンネルドープのマスクと共用出来る。
次に、第１図（ｃ）に示す様にＮ型ＭＯ８ＦＥＴ形成領
域（Ｐ型ウェル領域）を開口したイオン注入マスク７を
形成し、ボロンを４００に〜ＩＭｅＶ。
域（Ｐ型ウェル領域）を開口したイオン注入マスク７を
形成し、ボロンを４００に〜ＩＭｅＶ。
ｌ×１０１３〜ｌＸｌ０”ロー２の条件でイオン注入し
、Ｐ型ウェル領域内に高濃度のＰ型の島８を形成する。
、Ｐ型ウェル領域内に高濃度のＰ型の島８を形成する。
この時、イオン注入マスクはチャンネルドープのマスク
と共用出来るため、１回のイオン注入工程の増加で形成
出来る。
と共用出来るため、１回のイオン注入工程の増加で形成
出来る。
次に、第１図（ｄ）に示す様にゲート多結晶シリコン９
を形成し、Ｎ型ＭＯ８ＦＥＴ形成領域にヒ素７０ Ｋｅ
ｙ、 ５ Ｘ １０１５ｃｍ−２の条件でイオン注入し
、Ｎ型高濃度ソース・ドレイン領域１０を形成する。同
様にして、Ｐ型ＭＯ８ＦＥＴ形成領域にボロン、 ３０
ＫｅＶ、 ５ Ｘ １０１５ａｍ−２の条件でイオン注
入し、Ｐ空高濃度ソース・ドレイン領域１１を形成する
。以上のようにして本発明の半導体装置は製造される。
を形成し、Ｎ型ＭＯ８ＦＥＴ形成領域にヒ素７０ Ｋｅ
ｙ、 ５ Ｘ １０１５ｃｍ−２の条件でイオン注入し
、Ｎ型高濃度ソース・ドレイン領域１０を形成する。同
様にして、Ｐ型ＭＯ８ＦＥＴ形成領域にボロン、 ３０
ＫｅＶ、 ５ Ｘ １０１５ａｍ−２の条件でイオン注
入し、Ｐ空高濃度ソース・ドレイン領域１１を形成する
。以上のようにして本発明の半導体装置は製造される。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を工程順
に示した断面図である。
に示した断面図である。
第２図（ａ）に示す様にＮ型ウェル領域２内に高濃度の
Ｎ型の島を形成する際、フィールド上の所定領域にも注
入する様にイオン注入マスクを形成し、８００〜２．０
ＭｅＶ、 １〜５ Ｘ １０ ”ｃｍ−２の条件でリ
ンのイオン注入を行う。これにより、Ｎ型ウェル内に高
濃度のＮ型の島６を作ると同時にＮ型のチャンネル・ス
トッパー領域１２を形成出来、しかもマスクはチャンネ
ルドープのイオン注入マスクと共用出来るため、リソグ
ラフィー工程を増やすことなく、イオン注入工程−回だ
けの増加で済む。
Ｎ型の島を形成する際、フィールド上の所定領域にも注
入する様にイオン注入マスクを形成し、８００〜２．０
ＭｅＶ、 １〜５ Ｘ １０ ”ｃｍ−２の条件でリ
ンのイオン注入を行う。これにより、Ｎ型ウェル内に高
濃度のＮ型の島６を作ると同時にＮ型のチャンネル・ス
トッパー領域１２を形成出来、しかもマスクはチャンネ
ルドープのイオン注入マスクと共用出来るため、リソグ
ラフィー工程を増やすことなく、イオン注入工程−回だ
けの増加で済む。
第２図（ｂ）に示す様にＰ型ウェル領域３に高濃度Ｐ型
頭域８を形成する時、所定領域のイオン注入マスクも開
口し、４００〜ＩＭｅＶ、 １〜５×１０ ”ｃｍ−
２の条件でボロンのイオン注入を行なうことにより高濃
度Ｐ型頭域８と同時にＰ型チャンネル・ストッパー領域
１３を形成する。
頭域８を形成する時、所定領域のイオン注入マスクも開
口し、４００〜ＩＭｅＶ、 １〜５×１０ ”ｃｍ−
２の条件でボロンのイオン注入を行なうことにより高濃
度Ｐ型頭域８と同時にＰ型チャンネル・ストッパー領域
１３を形成する。
この時イオン注入マスクは、チャンネルドープのイオン
注入マスクと共用出来るため、イオン注入工程の増加だ
けで済む。以下第１の実施例と同様に第２図（Ｃ）に示
す様にゲート多結晶シリコン層９及び高濃度Ｎ型ソース
・ドレイン領域１０゜高濃度Ｐ型ソース・ドレイン領域
１１を形成して完成する。
注入マスクと共用出来るため、イオン注入工程の増加だ
けで済む。以下第１の実施例と同様に第２図（Ｃ）に示
す様にゲート多結晶シリコン層９及び高濃度Ｎ型ソース
・ドレイン領域１０゜高濃度Ｐ型ソース・ドレイン領域
１１を形成して完成する。
以上説明したように本発明によれば、Ｐ型ウェル領域及
びＮ型ウェル領域内にそれぞれ高濃度のＰ型の島、Ｎ型
の島を形成することにより、スナップバックを発生させ
る寄生ＰＮＰ又はＮＰＮトランジスタの電流増幅率を低
下させることが出来、第６図に示す様にスナップバック
は発生しなくなるという効果がある。又、寄生ＰＮＰ、
ＮＰＮトランジスタの電流増幅率が小さいため、ラッチ
アップにも非常に強くなるという利点もある。
びＮ型ウェル領域内にそれぞれ高濃度のＰ型の島、Ｎ型
の島を形成することにより、スナップバックを発生させ
る寄生ＰＮＰ又はＮＰＮトランジスタの電流増幅率を低
下させることが出来、第６図に示す様にスナップバック
は発生しなくなるという効果がある。又、寄生ＰＮＰ、
ＮＰＮトランジスタの電流増幅率が小さいため、ラッチ
アップにも非常に強くなるという利点もある。
工程としてはＰ型ウェル領域及びＮ型ウェル領域に行な
うチャンネルドープのイオン注入マスクを共用出来、そ
れぞれ１回づつのイオン注入工程の増加ですむ。又、高
エネルギーイオン注入を行った場合、結晶欠陥の発生が
問題となるが、結晶欠陥は高濃度Ｎ及びＰ型の島近傍に
集中し、基板表面は無欠陥領域となるため、デバイス特
性にはほとんど影響を与えない。
うチャンネルドープのイオン注入マスクを共用出来、そ
れぞれ１回づつのイオン注入工程の増加ですむ。又、高
エネルギーイオン注入を行った場合、結晶欠陥の発生が
問題となるが、結晶欠陥は高濃度Ｎ及びＰ型の島近傍に
集中し、基板表面は無欠陥領域となるため、デバイス特
性にはほとんど影響を与えない。
第２の実施例で示した様にＰ型及びＮ型のチャンネル・
ストッパー領域をウェル内高濃度Ｎ及びＰ型の島と同時
に形成することも可能であり、工程の短縮が出来るとい
う利点も発生する。この様に、イオン注入工程を１回又
は２回増やすたけで、非常に使いやすいトランジスタが
得られ、しかもラッチ７ツプにも強いという利点のある
半導体装置が出来上る。
ストッパー領域をウェル内高濃度Ｎ及びＰ型の島と同時
に形成することも可能であり、工程の短縮が出来るとい
う利点も発生する。この様に、イオン注入工程を１回又
は２回増やすたけで、非常に使いやすいトランジスタが
得られ、しかもラッチ７ツプにも強いという利点のある
半導体装置が出来上る。
これまで、Ｎ型、Ｐ型ウェル領域双方に高濃度の島を設
けることを述べて来たが、Ｐ型ウェル領域内にのみ設け
ても効果は十分にある。
けることを述べて来たが、Ｐ型ウェル領域内にのみ設け
ても効果は十分にある。
５・・・・・・イオン注入マスク、６・・・・・・高濃
度Ｎ型領域、７・・・・・・イオン注入マスク、８・・
・・・・高濃度Ｐ型頭域、９・・・・・ゲート多結晶シ
リコン、１０・・・・・・Ｎ型ソース・ドレイン領ｔｌ
ｌ・・・・・・Ｐ型ソース・Ｆレイン領域、１２・・・
・・・Ｎ型チャンネル・ストツバ−領域、１３・・・・
・・Ｐ型チャンネル・ストッパー領域、１４・・・・・
・寄生ＮＰＮ）ランジスタ、１５・・・・寄生ＰＮＰ
）ランジスタ。
度Ｎ型領域、７・・・・・・イオン注入マスク、８・・
・・・・高濃度Ｐ型頭域、９・・・・・ゲート多結晶シ
リコン、１０・・・・・・Ｎ型ソース・ドレイン領ｔｌ
ｌ・・・・・・Ｐ型ソース・Ｆレイン領域、１２・・・
・・・Ｎ型チャンネル・ストツバ−領域、１３・・・・
・・Ｐ型チャンネル・ストッパー領域、１４・・・・・
・寄生ＮＰＮ）ランジスタ、１５・・・・寄生ＰＮＰ
）ランジスタ。
代理人 弁理士 内 原 晋
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
した断面図、第２図（ａ）〜（ｃ）は第２の実施例を示
す断面図、第３図は従来方法を示す断面図、第４図は寄
生トランジスタを示すための断面図、第５図は従来の特
性を示す工ゎ−ｖ９．特性、第６図は本発明の効果を示
す工。−ｖＤ、特性である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型ウ
ェル領域、３・・・・・・Ｐ型ウェル領域、４・・・・
・・素子分Ｍ酸化膜、（ｂ） 第 ｌ 図 第２ 図 （り 第 図 第 第４図 とン 弔 図 第６
した断面図、第２図（ａ）〜（ｃ）は第２の実施例を示
す断面図、第３図は従来方法を示す断面図、第４図は寄
生トランジスタを示すための断面図、第５図は従来の特
性を示す工ゎ−ｖ９．特性、第６図は本発明の効果を示
す工。−ｖＤ、特性である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型ウ
ェル領域、３・・・・・・Ｐ型ウェル領域、４・・・・
・・素子分Ｍ酸化膜、（ｂ） 第 ｌ 図 第２ 図 （り 第 図 第 第４図 とン 弔 図 第６
Claims (5)
- （１）第１導電型半導体基板に、第２導電型ウェル領域
を形成する工程と、第１導電型半導体基板内に高エネル
ギーのイオン注入を行ない、高濃度の第１導電型領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - （２）第１導電型半導体基板に、第２導電型ウェル領域
を形成する工程と、第１導電型ウェル領域を形成する工
程と、この第１導電型ウェル領域内に高エネルギーイオ
ン注入を用いて高濃度の第１導電型領域を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - （３）第１導電型半導体基板に、第２導電型及び第１導
電型のウェル領域を形成する工程と、この第２導電型ウ
ェル領域内に高エネルギーイオン注入により高濃度の第
２導電型領域を形成する工程と、第１導電型ウェル領域
内に高エネルギーイオン注入を用いて高濃度第１導電型
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - （４）第１導電型半導体基板に第２及び第１導電型ウェ
ル領域を形成する工程と、素子分離酸化膜を形成する工
程と、第１導電型ウェル領域内に第１導電型高濃度領域
を高エネルギーイオン注入により形成すると同時に、素
子分離酸化膜直下に第１導電型チャンネルストッパー領
域を形成する工程とを含むことを特性とする半導体装置
の製造方法。 - （５）第１導電型半導体基板に、第２及び第１導電型ウ
ェル領域を形成する工程と、素子分離酸化膜を形成する
工程と、第１導電型ウェル領域内に第１導電型高濃度領
域を高エネルギーイオン注入を用いて形成すると同時に
、素子分離酸化膜直下に第１導電型チャンネルストッパ
ー領域を形成する工程と、第２導電型ウェル領域内に高
エネルギーイオン注入により高濃度第２導電型ウェル領
域を形成すると同時に、素子分離酸化膜直下に第２導電
型チャンネルストッパー領域を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199555A JPH0484456A (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199555A JPH0484456A (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484456A true JPH0484456A (ja) | 1992-03-17 |
Family
ID=16409777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199555A Pending JPH0484456A (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484456A (ja) |
-
1990
- 1990-07-27 JP JP2199555A patent/JPH0484456A/ja active Pending
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