JPH0485853A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0485853A JPH0485853A JP20056690A JP20056690A JPH0485853A JP H0485853 A JPH0485853 A JP H0485853A JP 20056690 A JP20056690 A JP 20056690A JP 20056690 A JP20056690 A JP 20056690A JP H0485853 A JPH0485853 A JP H0485853A
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- JP
- Japan
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- block
- blocks
- wiring
- outer frame
- terminal
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 6
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路装置に関し、特に回路の配置
、配線に関するものである。
、配線に関するものである。
従来の技術
第３図はデジタル回路等で使用される従来の半導体集積
回路装置（レイアウト）である。第３図において、１は
半導体基板上に形成された矩形ブロック行、２は矩形ブ
ロック行１内に配置されたブロック、３はブロック２の
輪郭を定めた外枠、４は各ブロック２の外枠３上にある
ブロック２の端子、５は端子４間を結ぶ配線である。各
ブロック２は、各々のブロックを構成する各素子および
既配線（図示せず）がすべてこの外枠３内にあり、各ブ
ロック２の端子４はこの外枠３上にあることが規定され
ている。隣接する互いのブロック２．２間を接続する場
合は、各ブロック２の端子４どうしを結ぶ配線５によっ
て行なうが、これらの配線は外枠３で想定されるブロッ
ク２上を通ることはできない。従って、隣接する互いの
ブロック２，２間の接続は、各ブロック２の左右の端子
４の位置を互いに同じに向き合わせて設定しておき、配
置するだけで隣接関係を保たせるが、隣接する互いのブ
ロック２．２間の間隔を広げて、配線５用のスペースを
設けて配線することによって達成する。
回路装置（レイアウト）である。第３図において、１は
半導体基板上に形成された矩形ブロック行、２は矩形ブ
ロック行１内に配置されたブロック、３はブロック２の
輪郭を定めた外枠、４は各ブロック２の外枠３上にある
ブロック２の端子、５は端子４間を結ぶ配線である。各
ブロック２は、各々のブロックを構成する各素子および
既配線（図示せず）がすべてこの外枠３内にあり、各ブ
ロック２の端子４はこの外枠３上にあることが規定され
ている。隣接する互いのブロック２．２間を接続する場
合は、各ブロック２の端子４どうしを結ぶ配線５によっ
て行なうが、これらの配線は外枠３で想定されるブロッ
ク２上を通ることはできない。従って、隣接する互いの
ブロック２，２間の接続は、各ブロック２の左右の端子
４の位置を互いに同じに向き合わせて設定しておき、配
置するだけで隣接関係を保たせるが、隣接する互いのブ
ロック２．２間の間隔を広げて、配線５用のスペースを
設けて配線することによって達成する。
発明が解決しようとする課題
従来の半導体集積回路装置では、ブロック２の外枠３の
内側にすべてのデータが存在するため。
内側にすべてのデータが存在するため。
ブロック２を構成する素子や既配線のデータを認識する
必要がなく、処理時間および処理の容易さの面では有効
である。しかし、チップ毎に機能の変わる各ブロック２
で、互いに隣接する２つのブロック間の左右方向の端子
位置が異なる場合に、互いのブロック２，２内の配線用
空き領域が存在しても、その領域を利用して端子４間を
接続することはできない。
必要がなく、処理時間および処理の容易さの面では有効
である。しかし、チップ毎に機能の変わる各ブロック２
で、互いに隣接する２つのブロック間の左右方向の端子
位置が異なる場合に、互いのブロック２，２内の配線用
空き領域が存在しても、その領域を利用して端子４間を
接続することはできない。
課題を解決するための手段
本発明の半導体集積回路装置は、上記課題を解決するた
めに、半導体基板上に複数のブロック行を形成し、上記
ブロック行内に複数のブロックを一列に並べて形成し、
隣接する上記複数のブロック間の接続を個々のブロック
内部に設定された端子どうしを前記側々のブロック内部
の設定した配線禁止領域を認識回避して、前記ブロック
内部まで入り込んで、空き領域で互いに接続するもので
ある。
めに、半導体基板上に複数のブロック行を形成し、上記
ブロック行内に複数のブロックを一列に並べて形成し、
隣接する上記複数のブロック間の接続を個々のブロック
内部に設定された端子どうしを前記側々のブロック内部
の設定した配線禁止領域を認識回避して、前記ブロック
内部まで入り込んで、空き領域で互いに接続するもので
ある。
作用
本発明の半導体集積回路装置によれば、ブロック間を接
続する配線をブロック内の空き領域を利用して結線でき
る。
続する配線をブロック内の空き領域を利用して結線でき
る。
実施例
第１図は本発明の一実施例の半導体集積回路装置である
。第１図において、１は半導体基板上に形成された矩形
ブロック行、２は矩形ブロック行１内に配置されたブロ
ック、３はブロック２の輪郭を定めた外枠、６は各ブロ
ック２の外枠３上にあるブロック２の端子、７は配線禁
止領域である障害データ、８は配線である。
。第１図において、１は半導体基板上に形成された矩形
ブロック行、２は矩形ブロック行１内に配置されたブロ
ック、３はブロック２の輪郭を定めた外枠、６は各ブロ
ック２の外枠３上にあるブロック２の端子、７は配線禁
止領域である障害データ、８は配線である。
第２図はブロック２の内部を示すものである。
第２図において使用する半導体集積回路装置の各構成の
番号はすべて第１図と同様である。
番号はすべて第１図と同様である。
第１図、第２図を用いて、本発明の半導体集積回路装置
のレイアウトを説明する。半導体基板上に矩形ブロック
行１を設定し、次に複数のブロック２を配置する。ブロ
ック２の配置はブロック２の外枠３を基準に一列に行な
われる。ここで、各ブロック２は、第２図に示すように
、ブロック２の輪郭を定める外枠３と、ブロック２の内
側に設定された端子６と、ブロック２を構成する各素子
および既配線からなる配線禁止領域となる障害データ７
との構成として、それらの情報を自動レイアウト装置内
に登録しておく。ブロック２の端子６および障害データ
７は、全て、２つのブロック２を隣接させて並べた場合
にも、レイアウト時のデザインルールに違反しないよう
に、ブロック２の外枠３より内側に存在する。
のレイアウトを説明する。半導体基板上に矩形ブロック
行１を設定し、次に複数のブロック２を配置する。ブロ
ック２の配置はブロック２の外枠３を基準に一列に行な
われる。ここで、各ブロック２は、第２図に示すように
、ブロック２の輪郭を定める外枠３と、ブロック２の内
側に設定された端子６と、ブロック２を構成する各素子
および既配線からなる配線禁止領域となる障害データ７
との構成として、それらの情報を自動レイアウト装置内
に登録しておく。ブロック２の端子６および障害データ
７は、全て、２つのブロック２を隣接させて並べた場合
にも、レイアウト時のデザインルールに違反しないよう
に、ブロック２の外枠３より内側に存在する。
次に、隣接するブロック２の端子６間を接続する配線８
は、一方のブロック２内の端子６から障害データ７を認
識回避して、ブロック２の外枠３まで引出し、隣接する
ブロック２の内部の障害データ７を認識回避して、隣接
するブロック２の内部の端子６に結線される。つまり、
配線８はそれぞれのブロック２内の空き領域を利用して
結線される。
は、一方のブロック２内の端子６から障害データ７を認
識回避して、ブロック２の外枠３まで引出し、隣接する
ブロック２の内部の障害データ７を認識回避して、隣接
するブロック２の内部の端子６に結線される。つまり、
配線８はそれぞれのブロック２内の空き領域を利用して
結線される。
以上のように本発明によると、アナログ回路においては
、デジタル回路の大規模半導体集積回路装置に比べて、
ブロック間の配線数も、ブロック内の素子数も、極端に
少ないため、実用化することができる。また、デジタル
回路においても、結線する配線数が少なく、ブロック内
に空き領域があれば、同様に使用できる。
、デジタル回路の大規模半導体集積回路装置に比べて、
ブロック間の配線数も、ブロック内の素子数も、極端に
少ないため、実用化することができる。また、デジタル
回路においても、結線する配線数が少なく、ブロック内
に空き領域があれば、同様に使用できる。
なお、障害データ７はブロック２を構成する各素子およ
び既配線のそのものの大きさとし、配線８を、障害デー
タ７に対して、レイアウト時のデザインルールに違反し
ないように配置してもよいし、または、ブロック２を構
成する各素子および既配線にレイアウト時のデザインル
ールに違反しないマージンを含ませて障害データ７を設
定し、配［８を障害データ７と重ならないように配置し
てもよい。
び既配線のそのものの大きさとし、配線８を、障害デー
タ７に対して、レイアウト時のデザインルールに違反し
ないように配置してもよいし、または、ブロック２を構
成する各素子および既配線にレイアウト時のデザインル
ールに違反しないマージンを含ませて障害データ７を設
定し、配［８を障害データ７と重ならないように配置し
てもよい。
発明の効果
本発明によれば、ブロックの端子位置は、隣接する各ブ
ロックで同位置である必要がなく、ブロック内の空き領
域を利用して配線することにより、隣接する互いのブロ
ック間に新たに配線用のスペースを設けることなく、隣
接する互いのブロックの相互の端子間の接続ができ、半
導体装置回路装置のチップ面積の縮小が可能である。
ロックで同位置である必要がなく、ブロック内の空き領
域を利用して配線することにより、隣接する互いのブロ
ック間に新たに配線用のスペースを設けることなく、隣
接する互いのブロックの相互の端子間の接続ができ、半
導体装置回路装置のチップ面積の縮小が可能である。
第１図は本発明の一実施例半導体集積回路装置の平面図
、第２図は本発明の単位ブロック内の構成を示す平面図
、第３図は従来の半導体集積回路装置の平面図である。 １・・・・・・矩形ブロック行、２・・・・・・ブロッ
ク、３・・・・・・外枠、４，６・・・・・・端子、５
，８・・・・・・配線、７・・・・・・障害データ。
、第２図は本発明の単位ブロック内の構成を示す平面図
、第３図は従来の半導体集積回路装置の平面図である。 １・・・・・・矩形ブロック行、２・・・・・・ブロッ
ク、３・・・・・・外枠、４，６・・・・・・端子、５
，８・・・・・・配線、７・・・・・・障害データ。
Claims (1)
- 半導体基板上に複数のブロック行を形成し、上記ブロッ
ク行内に複数のブロックを一列に並べて形成し、隣接す
る上記複数のブロック相互間の接続を、個々のブロック
内部に設定された端子どうしで、前記個々のブロック内
部の設定された配線禁止領域を認識回避して、前記ブロ
ック内部まで入り込んで、同ブロック内の空き領域で接
続した半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20056690A JPH0485853A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20056690A JPH0485853A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485853A true JPH0485853A (ja) | 1992-03-18 |
Family
ID=16426455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20056690A Pending JPH0485853A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485853A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286441A (ja) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | アナログｉｃのレイアウト設計方式 |
| JPH0289339A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH02154446A (ja) * | 1988-12-06 | 1990-06-13 | Matsushita Electron Corp | 半導体装置の自動設計方法 |
-
1990
- 1990-07-26 JP JP20056690A patent/JPH0485853A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286441A (ja) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | アナログｉｃのレイアウト設計方式 |
| JPH0289339A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH02154446A (ja) * | 1988-12-06 | 1990-06-13 | Matsushita Electron Corp | 半導体装置の自動設計方法 |
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