JPH01286441A

JPH01286441A - アナログｉｃのレイアウト設計方式

Info

Publication number: JPH01286441A
Application number: JP11461888A
Authority: JP
Inventors: Kazuhiko Kobayashi; 和彦小林; Akira Tsukizoe; 築添　明
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1989-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、アナログＩＣのレイアウト設計方式〔従来の
技術〕従来のアナログＩＣのレイアウト設計方式に関しては、
電子通信学会研究会報告、ＣＡ３８６−２１１の第５９
頁から第８７頁において論じられているように、（１）
ブロックの外部端子はブロック境界上に位置し、（２）
ブロック間配線では、必要ならば２つ以上の配線層を用
いて、端子間を結線していた。

〔発明が解決しようとする課題〕

（１）ブロック内自動レイアウトの街来技術は、ブロッ
ク内のラフなレイアウト後に決定した外部端子位置に対
し、詳細レイアウトでは、外部端子をブロック境界上で
処理していた。ラフなレイアウト結果と詳細にイアウド
結果では、ブロックの形状が異なるため、チップ上での
ブロックの外部端子最適位置が変わり、ブロック間配線
処理で、冗長な配線を発生していた。この問題点を解決
する本発明の目的は、ブロック内に外部端子を位置させ
ることにより、冗長な配線を回避することにある。

（２）また、ブロック間配線の従来技術は（、）同一電
位の端子間を結ぶ際に、２つの配線層を用いていたので
、両者の中継者であるビア（以下、スルーホールと呼ぶ
）が必要であった。スルーホールと配線の近接可能距離
は、配線と配線の近接可能距離よりも大きいため、スル
ーホールを必要とする従来手法は、多大なブロック間の
配線領域を必要としていた。この問題点に対する本発明
の目的は、ブロック間の同一電位の端子間を１つの配線
層で配線し、ブロック間の配線領域を縮小することにあ
る。

（ｂ）また、ブロック間配線処理では、ブロック内の空
き領域を使用していなかったので、ブロック間の配線領
域を多く必要としていた。本発明は、ブロック内の空き
領域を有効に使うことにより、ブロック間の配線領域を
縮小することを目的とする。

〔課題を解決するための手段〕上記目的は、（１）ブロック内のラフレイアウト後、チップ上で、１
つの配線層で配線すべき、２つの外部端子からなる組を
作成し、個々の外部端子のブロック境界上の位置を決定
し、（２）ブロック内の詳細レイアウト時に、（ａ）指定さ
れた外部端子の位置まで配線を引出して、ブロック間配
線処理で未配線とならないように配線径路を確保した後
に、引出し配線と同一層が続く限り配線を削減し、外部
端子をブロック内部に位置づける。

（ｂ）外部端子への引出し配線は、必要ならばブロック
の内部で配線層を変換し、指定された配線層で処理する
、（ｃ）ブロック間配線処理で侵入することができない領
域を決める。

（３）ブロック間配線では、（１）で決定した２つの外
部端子間を指定された配線層で、（２）の（ｃ）で決め
た領域を侵さないように配線することで。

達成される。

〔作用〕

ブロック内に外部端子を内在させ、ブロック間配線は、
ブロック内の空き領域を有効に利用して外部端子間の配
線を行なうので、外部端子間を短い配線長で結ぶことが
可能で、冗長配線が抑制され、ブロック間配線領域を縮
小することができる。

また、ブロック内で、可能ならば素子上にスルーホール
を設けて層の変換を行ない、指定された配線層で外部端
子に配線し、外部端子間は同一層で屈曲させて配線する
ので、スルーホールによる面積の増加を抑えることがで
き、ブロック間の配線領域を縮小できる。

〔実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第３図に、ブロックのレイアウトモデルを示す。１はブ
ロックの境界辺であり、２はセル枠、３はＡＱ第１層で
覆われたセル端子である。

セルはブロック内の任意の位置に配置され、ブロック内
の配線はセル端子とセル端子の間、及びセル端子と４の
外部端子の間を結ぶ。ここで外部端子とは、他のブロッ
クと結線関係を有する配線の引出し端点をいい、ブロッ
ク境界辺上に存在してもブロックの内部に存在してもよ
い。配線層はＡＱ第１！（５）とＡｆｆ第２層（６）よ
り成り、両者はスルーホール（７）により接続される。

いずれの配線層も縦横自由に、即ち層方向非限定に使用
することができる。

第１図に本発明の実施例を示す。ブロック内の詳細レイ
アウトでは、外部端子（８）までの配線を指示された配
線層（例では、ＡＱ第１ｗＪ）を用いて配線し、外部端
子をブロック内部に散在させて。

ブロック間配線処理において、外部端子の間の配線（９
）をブロック内を有効に利用して行なっている。そのた
め、冗長配線もなく、ブロック間（１０）に特別に配線
領域を必要としない。尚１１は、ラフレイアウト後に指
示された外部端子位置である。

従来の方式による結果を図２に示す。ブロック外部端子
（１２）をラフレイアウト後の指示位置（１３）に従い
、ブロック境界（１４）まで引出している。外部端子間
の配線（１５）はすべてブロック間（１６）で行なって
いるため、図のような上下に向かい合った外部端子のＸ
座標が同一でないと、必ず配線領域が必要になり、２つ
の外部端子の配線層が異なる場合にスルーホールを必要
とするので、更に、大きな配線領域を必要とする。また
、外部端子のＸ座標のずれに起因する冗長配線も見られ
る。

図１で示す提案手法と、図２の従来手法の差異は、従来
手法にない以下の３点を、提案手法では行なっているこ
とである。

（ａ）詳細なブロック内しイアウ１〜の人力情報として
外部端子まで引出す配線の配線層を指定する。

（ｂ）詳細ブロック内レイアウトでは、−度指定された
外部端子位置まで配線を引出した後、同一層の配線を、
引出し元のセル端子に向かって、可能な限り削減するこ
と。

（、）ブロック間配線処理において、ブロック内の空き
領域を有効に利用すること。

これらにより、実施例では、ブロック間に配線領域を設
けなくてもよく、冗長な配線が発生することもない。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、ブロ
ック間の配線領域を従来方式より縮小することができ、
チップの面積縮小ができる。このことからチップの設計
コストの低減と歩留り向上に寄与する。

【図面の簡単な説明】

第１図は本発明の一実施例であり、２つのブロックのレ
イアウトシンボル図、第２図は、従来方式による２つの
ブロックのレイアウトシンボル図、第３図は、ブロック
のレイアウトモデルのシンボル図である。１．１４・・・ブロック境界辺、２・・・セル枠、３・
・・セル端子、４，８．１２・・・外部端子、５・・・
ＡＱ第１層配線、６・・・ＡＱ第２層配線、７・・・ス
ルーホール、９．１５・・・外部端子間の配線、１０．
１６・・・ブロック間配線領域、１１．１３・・・指示
された外部端子位置。

Claims

【特許請求の範囲】１、アナログＩＣのブロック内自動レイアウト処理にお
いて、（ａ）ブロックの外部端子の入力情報として、（ａ）ブ
ロック境界辺上の位置座標、（ｂ）外部端子に接続する
配線の層（以下、引出し配線層と呼ぶ）を指定し。（ｂ）指定されたブロック境界辺上の位置より内側に外
部端子を内在させ、ブロック間自動配線処理において、（ｃ）対の同電位な２つの端子間の配線を行えるような
ブロック外部端子を指定し、（ｄ）上記の２つの端子間を唯一つの配線層により屈曲
を用いて結び、（ｅ）ブロック内の未使用領域を有効利用して配線する
ことを特徴とするアナログＩＣのレイアウト設計方式。