JPH0485923U - - Google Patents

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JPH0485923U
JPH0485923U JP12698290U JP12698290U JPH0485923U JP H0485923 U JPH0485923 U JP H0485923U JP 12698290 U JP12698290 U JP 12698290U JP 12698290 U JP12698290 U JP 12698290U JP H0485923 U JPH0485923 U JP H0485923U
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JP
Japan
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flop
circuit
flip
data
clock
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JP12698290U
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【図面の簡単な説明】
第１図はこの考案の実施例を示すブロツク図、
第２図は従来のデータ同期処理回路を示すブロツ
ク図、第３図はクロツクによるデータのリタイミ
ングを示すタイムチヤート、第４図は従来のデー
タ同期処理回路の他のものを示すブロツク図であ
る。

Claims (1)

  1. 【実用新案登録請求の範囲】 入力データをクロツクで前段Ｄ形フリツプフロ
    ツプに取込み、その前段フリツプフロツプの出力
    を機能回路で処理し、その機能回路の出力データ
    を、上記クロツクを遅延回路で遅延したクロツク
    により後段Ｄ形フリツプフロツプに取込んで出力
    するデータ同期処理回路において、 上記遅延回路は半導体集積回路内に構成された
    内部遅延回路と、その半導体集積回路の外部に設
    けられた外部遅延回路との直列接続からなり、 上記前段Ｄ形フリツプフロツプ、上記機能回路
    及び上記後段Ｄ形フリツプフロツプは上記半導体
    集積回路内に構成され、 上記前段Ｄ形フリツプフロツプのクロツク入力
    時点から、上記データが上記後段Ｄ形フリツプフ
    ロツプに達するまでの遅延時間と、上記内部遅延
    回路の遅延時間とがほゞ等しく選定されている、
    ことを特徴とするデータ同期処理回路。
JP12698290U 1990-11-29 1990-11-29 Pending JPH0485923U (ja)

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JP12698290U JPH0485923U (ja) 1990-11-29 1990-11-29

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JPH0485923U true JPH0485923U (ja) 1992-07-27

Family

ID=31874506

Family Applications (1)

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JP12698290U Pending JPH0485923U (ja) 1990-11-29 1990-11-29

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226451A (ja) * 1988-07-15 1990-01-29 Nec Corp １次群ｔ点インタフェース装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226451A (ja) * 1988-07-15 1990-01-29 Nec Corp １次群ｔ点インタフェース装置

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