JPH0482730U - - Google Patents

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JPH0482730U
JPH0482730U JP12380590U JP12380590U JPH0482730U JP H0482730 U JPH0482730 U JP H0482730U JP 12380590 U JP12380590 U JP 12380590U JP 12380590 U JP12380590 U JP 12380590U JP H0482730 U JPH0482730 U JP H0482730U
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JP
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output
registered
circuit
computer
pattern
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JP12380590U
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【図面の簡単な説明】
第１図及び第２図はこの考案の一実施例を示す
図であり、第１図は出力パターンメモリの構成図
、第２図は登録パターンの状態を示す図、第３図
は従来の出力制御回路を示す図である。 １は計算機、２はデータバス、３はアドレスバ
ス、５ａは出力回路、６はアドレスデコーダ、８
は出力保護回路、１１は出力パターンメモリ、１
２は書き込み制御信号、１３はゲート回路、１４
はラツチ信号である。なお、図中、同一符号は同
一、又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. プログラムの実行手順に従つて演算を実行する
    計算機、複数の制御装置を組合わせて使用するた
    めの論理演算結果を外部の制御装置に出力する出
    力回路、出力できる組合わせ論理データを予め登
    録し、出力された組合わせ論理データが登録され
    たデータか否かを判定する出力パターンメモリ、
    出力回路と出力パターンメモリを計算機から出力
    されたアドレス情報に従つて選択するアドレスデ
    コーダ、計算機から出力された組合わせ論理デー
    タが出力パターンメモリによつて判定され、登録
    されている時は計算機からの書き込み信号を出力
    回路に転送し、もし未登録の時は書き込み信号を
    禁止するゲート回路より構成され、計算機から出
    力回路へ組合わせ論理データの書き込みが行われ
    た場合、先ず出力パターンメモリで登録パターン
    か否かをチエツクし、登録パターンである場合は
    出力パターンメモリよりゲート回路に出力可の信
    号を出力して出力回路に書き込み信号を転送し、
    もし登録パターンでなかつた場合は出力パターン
    メモリよりゲート回路に書き込み信号の禁止を出
    力することによつて、出力回路への誤つた組合わ
    せ論理データの出力を防止できることを特徴とす
    る出力制御回路。
JP12380590U 1990-11-26 1990-11-26 Pending JPH0482730U (ja)

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JP12380590U JPH0482730U (ja) 1990-11-26 1990-11-26

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JPH0482730U true JPH0482730U (ja) 1992-07-17

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