JPS60117819A - Ｌｓｉ入出力回路 - Google Patents
Ｌｓｉ入出力回路Info
- Publication number
- JPS60117819A JPS60117819A JP58226223A JP22622383A JPS60117819A JP S60117819 A JPS60117819 A JP S60117819A JP 58226223 A JP58226223 A JP 58226223A JP 22622383 A JP22622383 A JP 22622383A JP S60117819 A JPS60117819 A JP S60117819A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- clock
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は限られた数の入出力ピンを有するパッケージさ
れたＬＳＩにおいて、ピン数を超えて多数の入出力信号
数を取り扱うことができるＬＳＩ入出力回路に関するも
のである。
れたＬＳＩにおいて、ピン数を超えて多数の入出力信号
数を取り扱うことができるＬＳＩ入出力回路に関するも
のである。
従来技術と問題点
パッケージされたＬＳＩにおいては、入出力ピンの数は
一般に限られていて、パッケージの形式によっても異な
るが、例えば最大６４本である。
一般に限られていて、パッケージの形式によっても異な
るが、例えば最大６４本である。
従って通常はこのピンの数を超える数の入出力を取り扱
うことはできない。
うことはできない。
しかしながら用途によっては、例えば通信機用のＬＳＩ
等の場合、取り扱うべき信号数が多く、そのため既存の
ＬＳＩにおけるピン数では不足する場合があるが、従来
このような場合の有効な対策がなかった。
等の場合、取り扱うべき信号数が多く、そのため既存の
ＬＳＩにおけるピン数では不足する場合があるが、従来
このような場合の有効な対策がなかった。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、限られた数の人出力ピン
を有するパッケージされたＬＳＩにおいて、ピン数を超
える数の入出力信号数を取り扱うことができる５人出力
回路の一形式を提供することにある。
るものであって、その目的は、限られた数の人出力ピン
を有するパッケージされたＬＳＩにおいて、ピン数を超
える数の入出力信号数を取り扱うことができる５人出力
回路の一形式を提供することにある。
発明の構成
本発明のＬＳＩ入出力回路は、データをクロックを用い
て多重化してピンを通過させ、出力において再び分離す
るようにすることによって、少ないピン数で多数のデー
タを処理できるようにしたものである。
て多重化してピンを通過させ、出力において再び分離す
るようにすることによって、少ないピン数で多数のデー
タを処理できるようにしたものである。
発明の実施例
第１図は、本発明のＬＳＩ入出力回路の一実施例の構成
を示している。同図は、ＬＳＩの１本の入力ビンを経て
２種類の信号を入力する場合における、多重化用外付回
路とＬＳＩ内部における分離用回路の構成を示している
。同図において、１はインバータ、２，３はアンド回路
、４はオア回路であって、これらは多重化用外付回路１
０を構成している。また５はラッチクロック作成回路、
６はインバータ、７．８はフリップフロップ（ＦＦ）で
あって、これらはＬＳＩ内部における分離用回路１１を
構成しているａ １２はＬＳＩ″ｔｌ−示し、１３はＬ
ＳＩのピンである。
を示している。同図は、ＬＳＩの１本の入力ビンを経て
２種類の信号を入力する場合における、多重化用外付回
路とＬＳＩ内部における分離用回路の構成を示している
。同図において、１はインバータ、２，３はアンド回路
、４はオア回路であって、これらは多重化用外付回路１
０を構成している。また５はラッチクロック作成回路、
６はインバータ、７．８はフリップフロップ（ＦＦ）で
あって、これらはＬＳＩ内部における分離用回路１１を
構成しているａ １２はＬＳＩ″ｔｌ−示し、１３はＬ
ＳＩのピンである。
第２図は、第１図のＬＳＩ入出力回路の多重化用外付回
路１０において、ピンを経て入力されるデータとクロッ
ク（ＣＫ）との関係を示している。
路１０において、ピンを経て入力されるデータとクロッ
ク（ＣＫ）との関係を示している。
第１図に示すごとく、アンド回路２にはデータ１ （Ｄ
ｉ）が、アンド回路３にはデータ２ （Ｄ２）が、それ
ぞれ加えられている。一方アンド回路２にはクロック（
ＣＫ）がそのまま加えられ、アンド回路２にはインハー
ク１を経てクロック（ＣＫ）が反転して加えられること
によって、第２図に示すようにオア回路４の出力におい
ては、クロックの半周期ごとにデータ１とデータ２とが
多重化されて生じ、多重化された信号はピン１３を経て
ＬＳＩに入力される９ 第３図は、第１図のＬＳＩ入出力回路におけるＬＳＩ内
部の分離用回路１１において、１本の入力ピンを経て入
力された多重化信号を２種類の信号に分離する場合の、
各データとクロックとの関係を示している。
ｉ）が、アンド回路３にはデータ２ （Ｄ２）が、それ
ぞれ加えられている。一方アンド回路２にはクロック（
ＣＫ）がそのまま加えられ、アンド回路２にはインハー
ク１を経てクロック（ＣＫ）が反転して加えられること
によって、第２図に示すようにオア回路４の出力におい
ては、クロックの半周期ごとにデータ１とデータ２とが
多重化されて生じ、多重化された信号はピン１３を経て
ＬＳＩに入力される９ 第３図は、第１図のＬＳＩ入出力回路におけるＬＳＩ内
部の分離用回路１１において、１本の入力ピンを経て入
力された多重化信号を２種類の信号に分離する場合の、
各データとクロックとの関係を示している。
第１図において、ピン１３を経て入力された多重化され
たデータは、フリップフロップ７．８のデータ入力端子
りに並列に加えられる。一方ラッチクロツク作成回路５
は、大力クロック（ＣＫ）からπ／２位相をずらして、
ラッチクロック（ＬＣＫ）を発生する。従ってラッチク
ロックは、ピン１３における多重化されたデータのそれ
ぞれのビットの中央位置になるように、その位相を調整
されている。フリップフロップ７にはラッチクロ・ンク
がそのまま、フリップフロップ８にはインバータ６を経
て、ラッチクロックが反転して、それぞれそのクロック
端子ＣＫに加えられる。これによって、フリップフロッ
プ７．８は多重化されたデータからそれぞれデータ１．
データ２を読み込んで、クロックの１周期ずつ保持する
。従ってフリップフロップ７．８の出力端子Ｑから、そ
れぞれもとのデータ１．データ２が出力される。
たデータは、フリップフロップ７．８のデータ入力端子
りに並列に加えられる。一方ラッチクロツク作成回路５
は、大力クロック（ＣＫ）からπ／２位相をずらして、
ラッチクロック（ＬＣＫ）を発生する。従ってラッチク
ロックは、ピン１３における多重化されたデータのそれ
ぞれのビットの中央位置になるように、その位相を調整
されている。フリップフロップ７にはラッチクロ・ンク
がそのまま、フリップフロップ８にはインバータ６を経
て、ラッチクロックが反転して、それぞれそのクロック
端子ＣＫに加えられる。これによって、フリップフロッ
プ７．８は多重化されたデータからそれぞれデータ１．
データ２を読み込んで、クロックの１周期ずつ保持する
。従ってフリップフロップ７．８の出力端子Ｑから、そ
れぞれもとのデータ１．データ２が出力される。
このようにして第１図に示されたＬＳＩ入出力回路によ
れば、２種類の信号データ１．データ２を多重化して１
本のピン１３を経てＬＳ１１２に入力することができる
。このような入出力回路をピンごとに必要に応じて設け
ることによって、少ないビン数で多数のデータをＬＳＩ
に入力させることができる。
れば、２種類の信号データ１．データ２を多重化して１
本のピン１３を経てＬＳ１１２に入力することができる
。このような入出力回路をピンごとに必要に応じて設け
ることによって、少ないビン数で多数のデータをＬＳＩ
に入力させることができる。
また第１図のＬＳＩ入出力回路は、多重化用外付回路１
０とＬＳＩ内部における分離用回路１１とを入替えて設
けることによって、ＬＳｒ１２の内部における２種類の
信号を多重化して１本のピンを経て出力し、Ｌ Ｓ Ｉ
外部においてこれを分離して、もとの２種類の信号を得
るようにすることもできることは明らかであり、この場
合のＬＳＩ内部における多重化用回路と、分離用外付回
路との動作は、第１図ないし第３図について説明したと
ころと全く同様にして行われる。
０とＬＳＩ内部における分離用回路１１とを入替えて設
けることによって、ＬＳｒ１２の内部における２種類の
信号を多重化して１本のピンを経て出力し、Ｌ Ｓ Ｉ
外部においてこれを分離して、もとの２種類の信号を得
るようにすることもできることは明らかであり、この場
合のＬＳＩ内部における多重化用回路と、分離用外付回
路との動作は、第１図ないし第３図について説明したと
ころと全く同様にして行われる。
発明の詳細
な説明したように、本発明のＬＳＩ入出力回路によれば
、クロックに応して２系列のデータを交互に切り替えて
多重化して出力する多重化回路と、クロックに応じて多
重化回路の多重化信号を２系列に分離する分離回路とを
それぞれＬＳＩの内部と外部、また外部と内部に具え、
１の入出力ビンを介して２系列のデータを入出力させる
ようにしたので、極めて簡単な回路構成で、限られた数
の入出力ピンを有するＬＳＩにおいて、入出力ピン数を
超えて多数の入出力信号を処理可能にすることができて
、甚だ効果的である。
、クロックに応して２系列のデータを交互に切り替えて
多重化して出力する多重化回路と、クロックに応じて多
重化回路の多重化信号を２系列に分離する分離回路とを
それぞれＬＳＩの内部と外部、また外部と内部に具え、
１の入出力ビンを介して２系列のデータを入出力させる
ようにしたので、極めて簡単な回路構成で、限られた数
の入出力ピンを有するＬＳＩにおいて、入出力ピン数を
超えて多数の入出力信号を処理可能にすることができて
、甚だ効果的である。
％１図は本発明のＬＳＩ入出力回路の一実施例の構成を
示す図、第２図は多重化用回路における入力データとク
ロックとの関係を示す図、第３図は分離用回路における
入出力データとクロックとの関係を示す図である。 ■−インバータ、２．３−アンド回路、４−オア回路、
５−ラッチクロック作成回路、６−インバータ、７．８
− フリップフロップ（ＦＦ） 、１〇−多重化用外付
回路、１ｌ−ＬＳＩ内部における分離用回路、１２−Ｌ
ＳＩ、１３−ピン特許出願人 富士通株式会社
示す図、第２図は多重化用回路における入力データとク
ロックとの関係を示す図、第３図は分離用回路における
入出力データとクロックとの関係を示す図である。 ■−インバータ、２．３−アンド回路、４−オア回路、
５−ラッチクロック作成回路、６−インバータ、７．８
− フリップフロップ（ＦＦ） 、１〇−多重化用外付
回路、１ｌ−ＬＳＩ内部における分離用回路、１２−Ｌ
ＳＩ、１３−ピン特許出願人 富士通株式会社
Claims (1)
- クロックに応じて２系列のデータを交互に切り替えて多
重化して出力する多重化回路と、該クロックに応じて前
記多重化回路の多重化信号を２系列に分離する分離回路
とをそれぞれＬＳＩの内部と外部、また外部と内部に具
え、ｌの入出力ピンを介して２系列のデータを入出力さ
せるようにしたことを特徴とするＬＳＩ入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226223A JPS60117819A (ja) | 1983-11-29 | 1983-11-29 | Ｌｓｉ入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226223A JPS60117819A (ja) | 1983-11-29 | 1983-11-29 | Ｌｓｉ入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117819A true JPS60117819A (ja) | 1985-06-25 |
Family
ID=16841821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226223A Pending JPS60117819A (ja) | 1983-11-29 | 1983-11-29 | Ｌｓｉ入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117819A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177017A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体集積回路 |
| JPH1063389A (ja) * | 1996-07-15 | 1998-03-06 | Winbond Electron Corp | 入力ピンを減少させた集積回路及びその集積回路への信号の入力方法 |
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
| JP2008163534A (ja) * | 2007-01-05 | 2008-07-17 | Du Pont Toray Co Ltd | 手袋 |
| US7506233B2 (en) | 2001-03-16 | 2009-03-17 | Oki Electric Industry Co., Ltd. | Interface circuit and method of testing or debugging semiconductor device using it |
-
1983
- 1983-11-29 JP JP58226223A patent/JPS60117819A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177017A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体集積回路 |
| JPH1063389A (ja) * | 1996-07-15 | 1998-03-06 | Winbond Electron Corp | 入力ピンを減少させた集積回路及びその集積回路への信号の入力方法 |
| US7506233B2 (en) | 2001-03-16 | 2009-03-17 | Oki Electric Industry Co., Ltd. | Interface circuit and method of testing or debugging semiconductor device using it |
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
| JP2008163534A (ja) * | 2007-01-05 | 2008-07-17 | Du Pont Toray Co Ltd | 手袋 |
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