JPH0493030A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0493030A JPH0493030A JP21080590A JP21080590A JPH0493030A JP H0493030 A JPH0493030 A JP H0493030A JP 21080590 A JP21080590 A JP 21080590A JP 21080590 A JP21080590 A JP 21080590A JP H0493030 A JPH0493030 A JP H0493030A
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- semiconductor device
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の配線構造および、配線の形成方法
に関する。
に関する。
従来の半導体装置の配線構造は、第９図に示すように、
Ａ１又はＡ１合金９０２の単層、あるいは、第１０図に
示すようにＡ１又はＡ１合金１００３とバリアメタル１
００２の２層以」二の多層構造であった。図中、９０１
及び１００１は半導体基板である。
Ａ１又はＡ１合金９０２の単層、あるいは、第１０図に
示すようにＡ１又はＡ１合金１００３とバリアメタル１
００２の２層以」二の多層構造であった。図中、９０１
及び１００１は半導体基板である。
しかし、ｎり述の従来技術では、配線の主材料として、
ＡＩを使用しており、ＡＩの融点が約６６０″′Ｃと低
い為、熱に弱く、不安定で、マイグレーション耐性が低
いという問題を有する。
ＡＩを使用しており、ＡＩの融点が約６６０″′Ｃと低
い為、熱に弱く、不安定で、マイグレーション耐性が低
いという問題を有する。
そこで本発明は、このような問題点を解決するもので、
その目的とするところは、熱に強く、安定でマイグレー
ション耐性が高い配線を有する半導体装置を提供すると
ころにある。
その目的とするところは、熱に強く、安定でマイグレー
ション耐性が高い配線を有する半導体装置を提供すると
ころにある。
本発明の半導体装置は、配線の構造が、バリアメタルと
ＴｉとｐｔとＡｕの少なくとも４層構造であることを特
徴とする。
ＴｉとｐｔとＡｕの少なくとも４層構造であることを特
徴とする。
本発明の半導体装置の製造方法は、ａ）半導体基板」二
にバリアメタルとＴｉとｐｔを形成する工程と、ｂ）フ
ォトレジストにより、パターンを形成する工程と、ｃ）
Ａｕを形成する工程と、ｄ）前記フォトレジストを除去
する−１−程と、ｅ）前記Ａｕをマスクとして前記Ｐｔ
、前記Ｔｉ、前記バリアメタルをエツチングするニに程
とからなることを特徴とする。
にバリアメタルとＴｉとｐｔを形成する工程と、ｂ）フ
ォトレジストにより、パターンを形成する工程と、ｃ）
Ａｕを形成する工程と、ｄ）前記フォトレジストを除去
する−１−程と、ｅ）前記Ａｕをマスクとして前記Ｐｔ
、前記Ｔｉ、前記バリアメタルをエツチングするニに程
とからなることを特徴とする。
以下、本発明について、実施例に基づき詳細に説明する
。
。
第１図（ａ）〜（ｅ）は、本発明の一実施例を工程順に
示す断面図である。まず（ａ）図の々１．１ ＜、ｌ−
ランシスタ等が形成された半導体基板１０１上に、Ｔｉ
Ｎ１０２を１１００ｎ、反応性スパッタ法で形成し、連
続して、Ｔｉ１Ｏ３を１０ｎｍ、Ｐｔ１０４を１１００
ｎ、スパッタ法で形成する。
示す断面図である。まず（ａ）図の々１．１ ＜、ｌ−
ランシスタ等が形成された半導体基板１０１上に、Ｔｉ
Ｎ１０２を１１００ｎ、反応性スパッタ法で形成し、連
続して、Ｔｉ１Ｏ３を１０ｎｍ、Ｐｔ１０４を１１００
ｎ、スパッタ法で形成する。
次に（ｂ）図の９１１＜フォトレジスト１０５により、
所望のパターンを形成し、 （ｃ）図の＆ｔｌ ＜、Ａ
ｕ１０６をメツキ法により１μｍ形成する。又、ＡＵの
下地との密着性を向」ニさせる為には、ｐｔ上に連続し
てＡｕをスパッタ法で１１００ｎ程度形成し、その−に
にフオＩ−レジストパターンを形成することが望ましい
。
所望のパターンを形成し、 （ｃ）図の＆ｔｌ ＜、Ａ
ｕ１０６をメツキ法により１μｍ形成する。又、ＡＵの
下地との密着性を向」ニさせる為には、ｐｔ上に連続し
てＡｕをスパッタ法で１１００ｎ程度形成し、その−に
にフオＩ−レジストパターンを形成することが望ましい
。
フ第１−レジスＩ−１０５の形状を第２図に示すように
、逆テーパーとすることにより、メツキにより形成した
Ａｕがテーパー形状となり、第３図（ａ）のように、Ａ
ｕ３０５Ｊ二に形成する絶縁膜３０６のカバレッジが向
１−シ、より信頼性の高い半導体装置を提供できる。Ａ
ｕ３０５が逆テーパー形状となった場合の絶縁膜３０６
のカバレッジを第３図（ｂ）に示す。
、逆テーパーとすることにより、メツキにより形成した
Ａｕがテーパー形状となり、第３図（ａ）のように、Ａ
ｕ３０５Ｊ二に形成する絶縁膜３０６のカバレッジが向
１−シ、より信頼性の高い半導体装置を提供できる。Ａ
ｕ３０５が逆テーパー形状となった場合の絶縁膜３０６
のカバレッジを第３図（ｂ）に示す。
次に（ｄ）図の如く、フォトレジスト１０５を除去し、
（ｅ）図の如く、Ａｕ１０６をマスクとして、Ｐ ｔ
１０４． Ｔ ｉ １０３． Ｔ ｉ Ｎ １０
２をＣＦ ４又はＣＦ４と０２の混合ガスを用いたドラ
イエツチング法、あるいは、Ａｒを使用したイオンミリ
ング法により連続してエツチングする。この時のエツチ
ングを、マスクとなるＡｕ１０６もわずかにエツチング
される条件にすると、断面形状は第４図に示すように、
角が丸くなり、Ａｕ４０５上に形成する絶縁膜のカバレ
ッジが向」ニし、平坦化が行なわれる。以上の工程によ
り、Ａｕ１０６ ／ Ｐ ｔ １０４ ／ Ｔ ｉ １
０３ ／ Ｔ ｉ Ｎ １０２の４層構造の配線が形成
される。この時ＴｉＮ１０２は第５図に示すような構造
においてコンタクト領域の８１等が配線層へ拡散するの
を防止する役割を果たす。又、下地のＳｉ等とのコンタ
クト抵抗が、ＴｉＮの場合には高くなる場合もあるため
その時には、ざらにＴｉＮの下にＴｉ等を形成し、第６
図に示すようにＡ ｕ ６０７ ／ Ｐ ｔ ６０６
／ Ｔｉ ６０５ ／ Ｔ ｉ Ｎ ６０４ ／ Ｔ
ｉ ６０３の５層構造の配線を使用するとよい。図中６
０１は半導体基板、６０２は絶縁膜である。
（ｅ）図の如く、Ａｕ１０６をマスクとして、Ｐ ｔ
１０４． Ｔ ｉ １０３． Ｔ ｉ Ｎ １０
２をＣＦ ４又はＣＦ４と０２の混合ガスを用いたドラ
イエツチング法、あるいは、Ａｒを使用したイオンミリ
ング法により連続してエツチングする。この時のエツチ
ングを、マスクとなるＡｕ１０６もわずかにエツチング
される条件にすると、断面形状は第４図に示すように、
角が丸くなり、Ａｕ４０５上に形成する絶縁膜のカバレ
ッジが向」ニし、平坦化が行なわれる。以上の工程によ
り、Ａｕ１０６ ／ Ｐ ｔ １０４ ／ Ｔ ｉ １
０３ ／ Ｔ ｉ Ｎ １０２の４層構造の配線が形成
される。この時ＴｉＮ１０２は第５図に示すような構造
においてコンタクト領域の８１等が配線層へ拡散するの
を防止する役割を果たす。又、下地のＳｉ等とのコンタ
クト抵抗が、ＴｉＮの場合には高くなる場合もあるため
その時には、ざらにＴｉＮの下にＴｉ等を形成し、第６
図に示すようにＡ ｕ ６０７ ／ Ｐ ｔ ６０６
／ Ｔｉ ６０５ ／ Ｔ ｉ Ｎ ６０４ ／ Ｔ
ｉ ６０３の５層構造の配線を使用するとよい。図中６
０１は半導体基板、６０２は絶縁膜である。
Ａ ｕ ／ Ｐ ｔ ／ Ｔ ｉ ／ Ｔ ｉ Ｎ （
試料Ａ）の４層構造と従来技術のＡ１−１％Ｓｉ単層（
試料Ｂ）およびＡ１−１％Ｓｉ／ＴｉＮ（試料Ｃ）の２
層構造のエレクトロマイグレーションの試験結果を第７
図に示す。試験条件は、温度３００’Ｃ１電流密度３
ｘ １０６Ａ／ ｃ ｍ２、配線幅５μｍ、配線長５ｍ
ｍである。断面構造は、試料Ａは第８図（ａ）に示すよ
うに、Ａｕ８０５が１μｍ、Ｐｔ８０４が１１００ｎ、
Ｔｉ３Ｏ５が１０ｎｍ、ＴｉＮ８０２が１１００ｎであ
り、試ｔＪ１． Ｂは第８図（ｂ）に示すようにＡ１−
１％５ｉ８１２が１μｍであり、試料ＣはＡｌ−１％５
ｉ８２３が１μｍ、ＴｉＮ８２２が１０ Ｏｒ１ｍであ
る。図中８０１，８１１．８２１は半導体基板を示す。
試料Ａ）の４層構造と従来技術のＡ１−１％Ｓｉ単層（
試料Ｂ）およびＡ１−１％Ｓｉ／ＴｉＮ（試料Ｃ）の２
層構造のエレクトロマイグレーションの試験結果を第７
図に示す。試験条件は、温度３００’Ｃ１電流密度３
ｘ １０６Ａ／ ｃ ｍ２、配線幅５μｍ、配線長５ｍ
ｍである。断面構造は、試料Ａは第８図（ａ）に示すよ
うに、Ａｕ８０５が１μｍ、Ｐｔ８０４が１１００ｎ、
Ｔｉ３Ｏ５が１０ｎｍ、ＴｉＮ８０２が１１００ｎであ
り、試ｔＪ１． Ｂは第８図（ｂ）に示すようにＡ１−
１％５ｉ８１２が１μｍであり、試料ＣはＡｌ−１％５
ｉ８２３が１μｍ、ＴｉＮ８２２が１０ Ｏｒ１ｍであ
る。図中８０１，８１１．８２１は半導体基板を示す。
試験は、パッジへ−ションなして行なったが、試験結果
より、Ａｕを使用した配線のノ子命がＡ１を使用した場
合に比べて長い事が明らかである。
より、Ａｕを使用した配線のノ子命がＡ１を使用した場
合に比べて長い事が明らかである。
以」二述べたように、本発明によれば、Ａ１配線の替わ
りに、Ａｕを主体とした配線を使用することにより、熱
に強く、安定で、マイグレーション耐性が高い配線を提
供することが可能であるという効果を有する。
りに、Ａｕを主体とした配線を使用することにより、熱
に強く、安定で、マイグレーション耐性が高い配線を提
供することが可能であるという効果を有する。
第１図（ａ）〜（ｅ）は、本発明の実施例を示す工程断
面図、第２図は、フォトレジスト２０５の形状を逆テー
パーとした時の断面図、第３図（ａ）、 （ｂ）はそ
れぞれ、Ａｕ３０５がテーパ形状となった時と、逆テー
パー形状となった時の絶縁膜３０６のカバレッジを示す
断面図である。 第４図はＰｔ４０４．Ｔｉ４０３．ＴｉＮ４０２のエツ
チングを、Ａｕ４０５がわずかにエツチングされる条件
で行なった時の形状を示す断面図、第５図は、コンタク
１−ホール部を表わす断面図、第６図は、Ａ ｕ ６０
７ ／ Ｐ ｔ ６０６ ／ Ｔ ｉ ６０５／ Ｔ
ｉ Ｎ ６０４ ／ Ｔ ｉ ６０３の５層構造とした
時の断面図である。第７図は、エレクトロマイグレーシ
ョン試験結果を表わすグラフであり、第８図（ａ）〜（
Ｃ）は、その試験に用いた試料の断面を示す図である。 第９図、第１０図は、従来の技術によるＡ１合金を用い
た配線の断面図である。 １０１．２０１，３０１，４０１，５０１゜６０１．８
０１，８１１，８２１，９０１゜１００１・・・半導体
基板 １０２．２０２，３０２，４０２，５０３゜６０４．８
０２ ８２２・・・ＴｉＮ １０３．２０３，３０３，４０３，５０４゜６０３．６
０５．８０３・・・Ｔｉ １０４．２０４，３０４，４０４，５０５゜６０６．８
０４・・・ｐｔ １０５．２０５・・・フォトレジスト １０６、３０５，４０５，５０６，６０７。 ８ ０ ５ ・・・Ａｕ ３ ０ ６、 ５ ０ ２， ６ ０ ２・・・絶
縁膜８１２、８２３・・・ＡＩ−１ ％Ｓｉ９０２、１
００３・・・Ａｌ又はＡ１合金１００２・・・バリアメ
タル 以」ニ
面図、第２図は、フォトレジスト２０５の形状を逆テー
パーとした時の断面図、第３図（ａ）、 （ｂ）はそ
れぞれ、Ａｕ３０５がテーパ形状となった時と、逆テー
パー形状となった時の絶縁膜３０６のカバレッジを示す
断面図である。 第４図はＰｔ４０４．Ｔｉ４０３．ＴｉＮ４０２のエツ
チングを、Ａｕ４０５がわずかにエツチングされる条件
で行なった時の形状を示す断面図、第５図は、コンタク
１−ホール部を表わす断面図、第６図は、Ａ ｕ ６０
７ ／ Ｐ ｔ ６０６ ／ Ｔ ｉ ６０５／ Ｔ
ｉ Ｎ ６０４ ／ Ｔ ｉ ６０３の５層構造とした
時の断面図である。第７図は、エレクトロマイグレーシ
ョン試験結果を表わすグラフであり、第８図（ａ）〜（
Ｃ）は、その試験に用いた試料の断面を示す図である。 第９図、第１０図は、従来の技術によるＡ１合金を用い
た配線の断面図である。 １０１．２０１，３０１，４０１，５０１゜６０１．８
０１，８１１，８２１，９０１゜１００１・・・半導体
基板 １０２．２０２，３０２，４０２，５０３゜６０４．８
０２ ８２２・・・ＴｉＮ １０３．２０３，３０３，４０３，５０４゜６０３．６
０５．８０３・・・Ｔｉ １０４．２０４，３０４，４０４，５０５゜６０６．８
０４・・・ｐｔ １０５．２０５・・・フォトレジスト １０６、３０５，４０５，５０６，６０７。 ８ ０ ５ ・・・Ａｕ ３ ０ ６、 ５ ０ ２， ６ ０ ２・・・絶
縁膜８１２、８２３・・・ＡＩ−１ ％Ｓｉ９０２、１
００３・・・Ａｌ又はＡ１合金１００２・・・バリアメ
タル 以」ニ
Claims (6)
- （１）配線の構造が、バリアメタルとＴｉとＰｔとＡｕ
の少なくとも４層構造であることを特徴とする半導体装
置。 - （２）前記バリアメタルがＴｉＮであることを特徴とす
る請求項１記載の半導体装置。 - （３）前記バリアメタルがＴｉＷであることを特徴とす
る請求項１記載の半導体装置。 - （４）ａ）半導体基板上にバリアメタルとＴｉとＰｔを
形成する工程と、 ｂ）フォトレジストにより、パターンを形成する工程と
、 ｃ）Ａｕを形成する工程と、 ｄ）前記フォトレジストを除去する工程と、ｅ）前記Ａ
ｕをマスクとして、前記Ｐｔ、前記Ｔｉ、前記バリアメ
タルをエッチングする工程とからなることを特徴とする
半導体装置の製造方法。 - （５）前記バリアメタルがＴｉＮであることを特徴とす
る請求項４記載の半導体装置の製造方法。 - （６）前記バリアメタルがＴｉＷであることを特徴とす
る請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21080590A JPH0493030A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21080590A JPH0493030A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493030A true JPH0493030A (ja) | 1992-03-25 |
Family
ID=16595428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21080590A Pending JPH0493030A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358885A (en) * | 1992-08-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a field effect transistor with a T-shaped gate electrode and reduced capacitance |
| US5679234A (en) * | 1994-09-21 | 1997-10-21 | Nec Corporation | Process of forming miniature pattern well controlled in thickness on semiconductor wafer through selective electroplating |
-
1990
- 1990-08-09 JP JP21080590A patent/JPH0493030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358885A (en) * | 1992-08-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a field effect transistor with a T-shaped gate electrode and reduced capacitance |
| US5679234A (en) * | 1994-09-21 | 1997-10-21 | Nec Corporation | Process of forming miniature pattern well controlled in thickness on semiconductor wafer through selective electroplating |
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