JPH0498682A - リフレッシュエラー検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリフレッシュエラー検出方式に関する。

〔従来の技術〕

従来、この種のリフレッシュエラー検出方式は、リフレ
ッシュ実行の引金となるリフレッシュ要求信号を検出し
、次のリフレッシュ要求信号を検出するまでの時間が、
使用しているダイナミック型ＲＡＭのリフレッシュサイ
クル時間の規格を越えたとき、リフレッシュエラーであ
ると判断していた。

〔発明が解決しようとする課題〕

上述した従来のリフレッシュエラー検出方式は、リフレ
ッシュ実行の引金となるリフレッシュ要求信号よりエラ
ーの判断をするので、記憶装置内部の故障等によりリフ
レッシュ要求を受付けられない場合や、ダイナミック型
ＲＡＭへ接続される制御信号のタイミングが不正となり
、ダイナミック型ＲＡＭにとってリフレッシュではない
場合のエラー検出が出来ないという欠点がある。

〔課題を解決するための手段〕

本発明のリフレッシュエラー検出方式は、ダイナミック
型ＲＡＭの制御入力に接続される制御信号のタイミング
よりリフレッシュを判別するリフレッシュ検出回路と、
リフレッシュ検出回路がリフレッシュを検出してか゛ら
次のリフレッシュを検出するまでの時間が使用している
ダイナミック型ＲＡＭのリフレッシュサイクル時間の規
格を越えたときリフレッシュエラーであると判断する時
間監視回路とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

記憶素子１はＲＡＳとＣＡＳ信号線を含む制御線１０に
よりデータの書き込み、読み出し又はリフレッシュを行
うダイナミック型ＲＡＭである。

リフレッシュ検出回路２は、制御線１０のＲＡＳ、ＣＡ
Ｓ信号線のタイミングより（必要であれば他の信号を観
測する。）、リフレッシュを判別し、伝達線１１へ報告
する。

時間監視回路３は、常時動作しているタイマーであり、
伝達線１１よりリフレッシュを検出した旨、報告を受け
たときリセットされ、記憶素子１に使用しているダイナ
ミック型ＲＡＭのリフレッシュサイクル時間の規格値よ
り長い時間を経過した場合、伝達線１２ヘリフレツシユ
エラーの報告をする。

次に、ＲＡＳ、ＣＡＳ信号線のタイミングより、どのよ
うにしてリフレッシュを判別するのかを説明する。

第３図、第４図、第５図は一般的なダイナミック型ＲＡ
Ｍにおける各動作のＲＡＳ、ＣＡＳのタイミング図であ
る。第３図はデータの読み出し、書き込み時のタイミン
グ図であり、第４図はＲＡＳオンリリフレッシュのタイ
ミング図であり、第５図はＣＡＳビフォアＲＡＳリフレ
ッシュのタイミング図である。

第３図と第４図及び第５図をＲＡＳ信号を基準にして比
較するとＣＡＳ信号のタイミングが異なっている。よう
するに、ダイナミック型ＲＡＭの一般的なリフレッシュ
のＲＡＳ信号とＣＡＳ信号の関係は読出し、書き込み動
作のＲＡＳ信号とＣＡＳ信号の関係と異なっているので
、ＲＡＳ。

ＣＡＳ信号のタイミングを調べれば、リフレッシュの検
出が出来る。

又、正常なリフレッシュが行われているかどうかを検出
することが出来る。（厳密にＲＡＳオンリリフレッシュ
が正常に行われているかどうかを調べるためには、アド
レス信号も同時に調べる必要がある。） 第６図は一実施例であるＣＡＳビフォアＲＡＳリフレッ
シュのタイミング図であり、記憶装置で使用しているク
ロックとのタイミングを示している。

第２図は第６図に示すＣＡＳビフォアＲＡＳリフレッシ
ュによりリフレッシュ動作を行う記憶装置のリフレッシ
ュ検出回路の一実施例であり、制御線４０，４１は第１
図の制御線１０（７）ＲＡＳ。

ＣＡＳ信号線に対応し、伝達線４７は第１図の伝達線１
１に対応している。

バッファ２０は制御線４０のＲＡＳ信号を入力として信
号線４３へ出力し、バッファ２１は制御線４１のＣＡＳ
信号を入力として信号線４４へ出力し、インバーター２
２は信号線４３を入力として値を反転し信号線４５へ出
力し、インバーター２３は信号線４４を入力として値を
反転し信号線４６へ出力する。

レジスタ２９，３０，３１．３２は、クロック線４２の
信号の立上りエツジにより動作するフリップフロップで
ある。ＡＮＤゲート２４は信号線４３．４４を入力とし
て論理積をとっているので第６図のＴｏタイミングを調
べていることになる。

レジスタ２９はＡＮＤゲート２４の出力をデータ入力と
してクロック線４２の立上りエツジで取り込みＡＮＤゲ
ート２５へ出力しているので、レジスタ２９はＡＮＤゲ
ート１４が第６図のＴＯタイミングで調べた結果をＴ１
タイミングへ遅延させていることになる。

ＡＮＤゲート２５は信号線４３，４８．　　レジスタ２
９の出力を入力として論理積をとっているので第８図の
Ｔｏ、ＴＩタイミングを調べていることになる。レジス
タ３０，３１．３２はレジスタ２９と同様にデータ入力
に接続されるＡＮＤゲー）２５．２８．２７で調べた結
果を次のタイミングへ遅延させている。

ＡＮＤゲート２６，２７．２８はＡＮＤゲート２５と同
様に第８図のＴＯ〜Ｔ２．Ｔｏ〜Ｔ３゜Ｔｏ−Ｔ４タイ
ミングをそれぞれ調べていることになる。第６図のＲＡ
Ｓ、ＣＡＳのＴｏ−Ｔ４タイミングがＣＡＳビフォアＲ
ＡＳリフレッシュなので、ＡＮＤゲート２８の出力であ
る伝達線４７はＣＡＳビフォアＲＡＳリフレッシュが正
常に実施されたとき、Ｔ４タイミングで論理“１”を出
力する。

〔発明の効果〕

以上説明したように本発明は、ダイナ、ミック型ＲＡＭ
の制御入力に接続される制御信号のタイミングよりリフ
レッシュを検出していることと、リフレッシュを検出し
て次のリフレッシュを検出するまでの時間から、リフレ
ッシュエラーの検出することにより、記憶装置における
訂正不能であり大規模な記憶データ喪失を引起こすリフ
レッシュの不正を確実に検出することが出来るようにな
るので、信頼性が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すリフレッシュ検出回路の詳細を示す回路図
、第３図は読み出し、書き込み時のＲＡＳ、ＣＡＳのタ
イミング図、第４図はＲＡＳオンリリフレッシュのＲＡ
Ｓ、ＣＡＳのタイミング図、第５図はＣＡＳビフォアＲ
ＡＳリフレッシュタイミング図、第６図はＣＡＳビフォ
アＲＡＳリフレッシュのタイミング図である。 １・・・記憶素子、２・・・リフレッシュ検出回路、３
・・・時間監視回路、１０・・・制御線、１１．１２・
・・伝達線、２０．２１・・・バッファ、２２．２３・
・・インバーター　２４〜２８・・・ＡＮＤゲート、２
９〜３２・・・レジスタ、４０．４１・・・制御線、４
２−・・クロック線、４３〜４６・・・信号線、４７・
・・伝達線。

Claims (1)

【特許請求の範囲】
1. 　ダイナミック型ＲＡＭの制御入力に接続される制御信
   号のタイミングよりリフレッシュを判別するリフレッシ
   ュ検出回路と、前記リフレッシュ検出回路がリフレッシ
   ュを検出してから次のリフレッシュを検出するまでの時
   間が使用しているダイナミック型ＲＡＭのリフレッシュ
   サイクル時間の規格を越えたときリフレッシュエラーで
   あると判断する時間監視回路とを備えることを特徴とす
   るリフレッシュエラー検出方式。