JPH0512175A - 周辺制御装置 - Google Patents
周辺制御装置Info
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- JPH0512175A JPH0512175A JP16794091A JP16794091A JPH0512175A JP H0512175 A JPH0512175 A JP H0512175A JP 16794091 A JP16794091 A JP 16794091A JP 16794091 A JP16794091 A JP 16794091A JP H0512175 A JPH0512175 A JP H0512175A
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- 230000002093 peripheral effect Effects 0.000 title claims abstract description 13
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 ポートの属性チェックをハードウェアで行う
ことにより、プログラムを複雑化させることなくデータ
の信頼性を向上させる。 【構成】 主記憶部と同一アドレス空間を有し、主記憶
部に格納されているデータがどのポートの制御情報かを
表すポートの属性を示すデータを格納する主記憶データ
属性格納部１と、主記憶データ属性格納部のデータを授
受する主記憶データ属性レジスタ３と、マイクロプログ
ラムによりポートの制御を行っている時のポートの属性
値を格納するための属性データレジスタ４と、主記憶デ
ータ属性レジスタと属性データレジスタの値とを比較す
る比較器５とを有し、比較器で不一致を検出した時、割
込み制御を行うことを特徴とする周辺制御装置。
ことにより、プログラムを複雑化させることなくデータ
の信頼性を向上させる。 【構成】 主記憶部と同一アドレス空間を有し、主記憶
部に格納されているデータがどのポートの制御情報かを
表すポートの属性を示すデータを格納する主記憶データ
属性格納部１と、主記憶データ属性格納部のデータを授
受する主記憶データ属性レジスタ３と、マイクロプログ
ラムによりポートの制御を行っている時のポートの属性
値を格納するための属性データレジスタ４と、主記憶デ
ータ属性レジスタと属性データレジスタの値とを比較す
る比較器５とを有し、比較器で不一致を検出した時、割
込み制御を行うことを特徴とする周辺制御装置。
Description
【０００１】
【産業上の利用分野】本発明は周辺制御装置、特に垂直
型マイクロプログラム制御により動作する周辺制御装置
に関する。
型マイクロプログラム制御により動作する周辺制御装置
に関する。
【０００２】
【従来の技術】従来、この種の周辺制御装置は、メモリ
上の個々のデータの属性は個々に識別する手段はなく、
無制限にアクセスが可能であった。
上の個々のデータの属性は個々に識別する手段はなく、
無制限にアクセスが可能であった。
【０００３】
【発明が解決しようとする課題】この従来の周辺制御装
置では、メモリ上のデータは無制限にアクセスが可能で
あったため、制御を行なおうとするポート以外のポート
のデータを誤って読み出したとしても、それをチェック
する機能がないので、誤動作する可能性があった。
置では、メモリ上のデータは無制限にアクセスが可能で
あったため、制御を行なおうとするポート以外のポート
のデータを誤って読み出したとしても、それをチェック
する機能がないので、誤動作する可能性があった。
【０００４】同様に、制御を行なおうとするポート以外
のポートのデータが格納されている領域に誤って書き込
もうとしてもそれをチェックする機能がないので、他ポ
ートの制御データを破壊する可能性があった。
のポートのデータが格納されている領域に誤って書き込
もうとしてもそれをチェックする機能がないので、他ポ
ートの制御データを破壊する可能性があった。
【０００５】
【課題を解決するための手段】本発明の装置は、複数の
ポートを有する周辺制御装置において、主記憶部と同一
アドレス空間を有し、該主記憶部に格納されているデー
タがどのポートの制御情報かを表すポートの属性を示す
データを格納する主記憶データ属性格納部と、該主記憶
データ属性格納部のデータを授受する主記憶データ属性
レジスタと、マイクロプログラムによりポートの制御を
行っている時の、該ポートの属性値を格納するための属
性データレジスタと、前記主記憶データ属性レジスタと
前記属性データレジスタの値とを比較する比較器とを有
し、該比較器で不一致を検出した時、割込み制御を行う
ことを特徴とする。
ポートを有する周辺制御装置において、主記憶部と同一
アドレス空間を有し、該主記憶部に格納されているデー
タがどのポートの制御情報かを表すポートの属性を示す
データを格納する主記憶データ属性格納部と、該主記憶
データ属性格納部のデータを授受する主記憶データ属性
レジスタと、マイクロプログラムによりポートの制御を
行っている時の、該ポートの属性値を格納するための属
性データレジスタと、前記主記憶データ属性レジスタと
前記属性データレジスタの値とを比較する比較器とを有
し、該比較器で不一致を検出した時、割込み制御を行う
ことを特徴とする。
【０００６】
【実施例】次に本発明について図を参照して説明する。
【０００７】図１は本発明の周辺制御装置の一実施例で
ある。
ある。
【０００８】この周辺制御装置は内部バス１３を介し
て、命令レジスタ７，アドレスレジスタ６，主記憶デー
タ属性レジスタ３，属性データレジスタ４，メモリレジ
スタ８，アキュムレータ９，ポート２１，ポート２２，
ポート２３，ポート２４がそれぞれ接続されている。
て、命令レジスタ７，アドレスレジスタ６，主記憶デー
タ属性レジスタ３，属性データレジスタ４，メモリレジ
スタ８，アキュムレータ９，ポート２１，ポート２２，
ポート２３，ポート２４がそれぞれ接続されている。
【０００９】また、アドレスレジスタ６はアドレスバス
１４を介して主記憶部２，主記憶データ属性格納部１に
接続され、主記憶部２はデータバス１５を介して命令レ
ジスタ７とメモリレジスタに接続される。また、主記憶
データ属性格納部１はデータバス１６を介して主記憶デ
ータ属性レジスタ３に接続され、主記憶データ属性レジ
スタ３と属性レジスタ４はともに比較器５の入力とな
り、比較器５は割込み信号線１７を介して制御装置１１
に接続される。
１４を介して主記憶部２，主記憶データ属性格納部１に
接続され、主記憶部２はデータバス１５を介して命令レ
ジスタ７とメモリレジスタに接続される。また、主記憶
データ属性格納部１はデータバス１６を介して主記憶デ
ータ属性レジスタ３に接続され、主記憶データ属性レジ
スタ３と属性レジスタ４はともに比較器５の入力とな
り、比較器５は割込み信号線１７を介して制御装置１１
に接続される。
【００１０】命令レジスタ７も制御装置１１に接続さ
れ、命令レジスタのオペレーションコードの解釈は制御
装置１１で行う。メモリレジスタ８とアキュムレータ９
は演算器１０と接続し、演算器１０での演算の結果には
アキュムレータ９にセットされる。
れ、命令レジスタのオペレーションコードの解釈は制御
装置１１で行う。メモリレジスタ８とアキュムレータ９
は演算器１０と接続し、演算器１０での演算の結果には
アキュムレータ９にセットされる。
【００１１】図２は主記憶部２と主記憶データ属性格納
部１のデータ格納イメージであり、同一アドレスにデー
タとそれに対応するポート属性が対になって存在する。
部１のデータ格納イメージであり、同一アドレスにデー
タとそれに対応するポート属性が対になって存在する。
【００１２】次にこのように構成された本実施例の周辺
制御装置への動作を説明する。
制御装置への動作を説明する。
【００１３】制御装置１１は、ポート２１を制御する
時、ポート２１を選択すると共に属性データレジスタ４
にポート属性データをセットする。まず、ポート２１を
制御するための制御データを主記憶部２から読み取る場
合を考える。
時、ポート２１を選択すると共に属性データレジスタ４
にポート属性データをセットする。まず、ポート２１を
制御するための制御データを主記憶部２から読み取る場
合を考える。
【００１４】制御装置１１は、プログラムカウンタ１２
に従って主記憶部２から命令レジスタ７にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置１１にセットしてデコードし、メモリのリードで
あることを認識する。
に従って主記憶部２から命令レジスタ７にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置１１にセットしてデコードし、メモリのリードで
あることを認識する。
【００１５】制御装置１１は、命令レジスタ７のオペラ
ンドをアドレスレジスタ６にセットし、アドレスバス１
４を介して主記憶部２と主記憶データ属性格納部１の該
当アドレスを選択する。またデータバス１５を介して主
記憶部２のデータをメモリレジスタ８にセットし、デー
タバス１６を介して主記憶データ属性格納部１のデータ
を主記憶データ属性レジスタ３にセットする。
ンドをアドレスレジスタ６にセットし、アドレスバス１
４を介して主記憶部２と主記憶データ属性格納部１の該
当アドレスを選択する。またデータバス１５を介して主
記憶部２のデータをメモリレジスタ８にセットし、デー
タバス１６を介して主記憶データ属性格納部１のデータ
を主記憶データ属性レジスタ３にセットする。
【００１６】既にセットされている属性データレジスタ
４の値とこの主記憶データ属性レジスタ３の値を比較器
５で比較し、属性データが一致していればそのままメモ
リリードの処理が完了する。もしここで比較器５の結果
が不一致であった場合は、割込み信号線１７を介して制
御装置１１によりプログラムの割込み処理が制御されデ
ータの属性不一致の異常処理が行なわれる。
４の値とこの主記憶データ属性レジスタ３の値を比較器
５で比較し、属性データが一致していればそのままメモ
リリードの処理が完了する。もしここで比較器５の結果
が不一致であった場合は、割込み信号線１７を介して制
御装置１１によりプログラムの割込み処理が制御されデ
ータの属性不一致の異常処理が行なわれる。
【００１７】次にポート２１を制御するための制御デー
タをアキュムレータ９から主記憶部２に書き込む場合を
考える。
タをアキュムレータ９から主記憶部２に書き込む場合を
考える。
【００１８】制御装置１１は、プログラムカウンタ１２
に従って主記憶部２から命令レジスタ７にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置１１にセットしてデコードし、メモリのライトで
あることを認識する。命令レジスタのオペランドをアド
レスレジスタ６にセットし、アドレスバス１４を介して
主記憶部２と主記憶データ属性格納部１の該当アドレス
を選択する。アキュムレータ９からメモリレジスタ８に
データを移送する。データバス１６を介して主記憶デー
タ属性格納部１のデータを主記憶データ属性レジスタ３
にセットする。
に従って主記憶部２から命令レジスタ７にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置１１にセットしてデコードし、メモリのライトで
あることを認識する。命令レジスタのオペランドをアド
レスレジスタ６にセットし、アドレスバス１４を介して
主記憶部２と主記憶データ属性格納部１の該当アドレス
を選択する。アキュムレータ９からメモリレジスタ８に
データを移送する。データバス１６を介して主記憶デー
タ属性格納部１のデータを主記憶データ属性レジスタ３
にセットする。
【００１９】既にセットされている属性データレジスタ
４の値をこの主記憶データ属性レジスタ３の値を比較器
５で比較し、属性データが一致していればデータバス１
５を介してメマリレジスタ８の内容を主記憶部２にデー
タをセットしてメモリライトの処理が完了する。もしこ
こで比較器５の結果が不一致であった場合には、割込み
信号線１７を介して制御装置１１によりプログラムの割
込み処理が起動され、データの属性不一致の異常処理が
行なわれる。
４の値をこの主記憶データ属性レジスタ３の値を比較器
５で比較し、属性データが一致していればデータバス１
５を介してメマリレジスタ８の内容を主記憶部２にデー
タをセットしてメモリライトの処理が完了する。もしこ
こで比較器５の結果が不一致であった場合には、割込み
信号線１７を介して制御装置１１によりプログラムの割
込み処理が起動され、データの属性不一致の異常処理が
行なわれる。
【００２０】
【発明の効果】以上説明したように本発明は、主記憶部
と同一空間の主記憶データ属性格納部を有し、主記憶部
の読み出しまたは書き込みを行なった時、そのアドレス
のポート属性値を属性データレジスタの値とハードウェ
アで比較することにより、プログラム上意識することな
く制御しているポートに対応したデータかどうかのチェ
ックが行なわれるので、プログラムを複雑化させること
なく、データの信頼性を向上させることができる効果が
ある。
と同一空間の主記憶データ属性格納部を有し、主記憶部
の読み出しまたは書き込みを行なった時、そのアドレス
のポート属性値を属性データレジスタの値とハードウェ
アで比較することにより、プログラム上意識することな
く制御しているポートに対応したデータかどうかのチェ
ックが行なわれるので、プログラムを複雑化させること
なく、データの信頼性を向上させることができる効果が
ある。
【図１】本発明の周辺制御装置の一実施例のブロック図
である。
である。
【図２】本発明における主記憶部と主記憶データ属性格
納部のデータ格納イメージである。
納部のデータ格納イメージである。
１ 主記憶データ属性格納部 ２ 主記憶部 ３ 主記憶データ属性レジスタ ４ 属性データレジスタ ５ 比較器 ６ アドレスレジスタ ７ 命令レジスタ ８ メモリレジスタ ９ アキュムレータ １０ 演算器 １１ 制御装置 １２ プログラムカウンタ １３ 内部バス １４ アドレスバス １５，１６ データバス １７ 割込み信号線 ２１，２２，２３，２４ ポート
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のポートを有する周辺制御装置にお
いて、 主記憶部と同一アドレス空間を有し、該主記憶部に格納
されているデータがどのポートの制御情報かを表すポー
トの属性を示すデータを格納する主記憶データ属性格納
部と、 該主記憶データ属性格納部のデータを授受する主記憶デ
ータ属性レジスタと、マイクロプログラムによりポート
の制御を行っている時の、該ポートの属性値を格納する
ための属性データレジスタと、 前記主記憶データ属性レジスタと前記属性データレジス
タの値とを比較する比較器とを有し、 該比較器で不一致を検出した時、割込み制御を行うこと
を特徴とする周辺制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16794091A JP3293144B2 (ja) | 1991-07-09 | 1991-07-09 | 周辺制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16794091A JP3293144B2 (ja) | 1991-07-09 | 1991-07-09 | 周辺制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512175A true JPH0512175A (ja) | 1993-01-22 |
| JP3293144B2 JP3293144B2 (ja) | 2002-06-17 |
Family
ID=15858876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16794091A Expired - Fee Related JP3293144B2 (ja) | 1991-07-09 | 1991-07-09 | 周辺制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3293144B2 (ja) |
-
1991
- 1991-07-09 JP JP16794091A patent/JP3293144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3293144B2 (ja) | 2002-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020305 |
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