JPH05121768A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05121768A JPH05121768A JP3279414A JP27941491A JPH05121768A JP H05121768 A JPH05121768 A JP H05121768A JP 3279414 A JP3279414 A JP 3279414A JP 27941491 A JP27941491 A JP 27941491A JP H05121768 A JPH05121768 A JP H05121768A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 7
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Landscapes
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体装置中のある信号線を電源配線の電位に
プルアップさせる素子をシンプルな構造で提供し、且つ
プルアップ機能を必要としない時には電源線〜信号線間
における定常電流をおさえることを目的とする。 【構成】電源配線Ｖαと配線Ａとの間に厚さ約９ｎｍの
酸化シリコン膜ＯＸを挿入する。通常電源線Ｖｄと配線
Ａは酸化シリコン薄膜ＯＸで絶縁されており、プルアッ
プを必要とするときはスイッチＳである酸化膜ＯＸの両
端に約１０Ｖの電圧を印加し絶縁破壊を起こさせスイッ
チＳをオン状態にさせる。
プルアップさせる素子をシンプルな構造で提供し、且つ
プルアップ機能を必要としない時には電源線〜信号線間
における定常電流をおさえることを目的とする。 【構成】電源配線Ｖαと配線Ａとの間に厚さ約９ｎｍの
酸化シリコン膜ＯＸを挿入する。通常電源線Ｖｄと配線
Ａは酸化シリコン薄膜ＯＸで絶縁されており、プルアッ
プを必要とするときはスイッチＳである酸化膜ＯＸの両
端に約１０Ｖの電圧を印加し絶縁破壊を起こさせスイッ
チＳをオン状態にさせる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
フローティング防止の為プルアップ素子の構造に関す
る。
フローティング防止の為プルアップ素子の構造に関す
る。
【０００２】
【従来の技術】従来のプルアッブ素子について図面を用
いて説明する。
いて説明する。
【０００３】図５（ａ）はプルアップ素子としてＮ型Ｍ
ＯＳＦＥＴを用いた回路図である。
ＯＳＦＥＴを用いた回路図である。
【０００４】Ｖccは、電源端子、Ｂはプルアップされる
配線、Ｖｄはプルアップのための電源線、Ｎ１はゲート
入力を電源電圧ＶccとするＮ型ＭＯＳＦＥＴで常時オン
状態にある。次に基本動作について説明する。図５
（ｂ）は波形図でＶｄ，Ｖccには常に集積回路の動作電
圧の約５Ｖが印加されている（直線α）。プルアップ機
能を必要とする場合時刻ｔ＝０の配線Ｂの電位を０Ｖと
するとＢの電位は、曲線βに示すように、その容量とＮ
型ＭＯＳＦＥＴ ＮＩの能力によって決まる時刻ｔ＝ｔ
2 にほぼ４．３Ｖまで充電される（Ｎ型ＭＯＳＦＥＴの
しきい電圧ＶＴは約０．７Ｖとする）。ただしプルアッ
プ機能を必要としない場合、配線Ｂが“Ｈ”レベル（約
５Ｖ）の時にはＭＯＳＦＥＴ Ｎ１を介して電流が流れ
ることはないが、“Ｌ”レベル（約０Ｖ）の時にはＭＯ
ＳＦＥＴ Ｎ１の能力に応じて１０〜１００μＡオーダ
ーの定常電流が電源線Ｖｄと配線Ｂ間に流れる。
配線、Ｖｄはプルアップのための電源線、Ｎ１はゲート
入力を電源電圧ＶccとするＮ型ＭＯＳＦＥＴで常時オン
状態にある。次に基本動作について説明する。図５
（ｂ）は波形図でＶｄ，Ｖccには常に集積回路の動作電
圧の約５Ｖが印加されている（直線α）。プルアップ機
能を必要とする場合時刻ｔ＝０の配線Ｂの電位を０Ｖと
するとＢの電位は、曲線βに示すように、その容量とＮ
型ＭＯＳＦＥＴ ＮＩの能力によって決まる時刻ｔ＝ｔ
2 にほぼ４．３Ｖまで充電される（Ｎ型ＭＯＳＦＥＴの
しきい電圧ＶＴは約０．７Ｖとする）。ただしプルアッ
プ機能を必要としない場合、配線Ｂが“Ｈ”レベル（約
５Ｖ）の時にはＭＯＳＦＥＴ Ｎ１を介して電流が流れ
ることはないが、“Ｌ”レベル（約０Ｖ）の時にはＭＯ
ＳＦＥＴ Ｎ１の能力に応じて１０〜１００μＡオーダ
ーの定常電流が電源線Ｖｄと配線Ｂ間に流れる。
【０００５】次にプルアップ素子の平面図と断面図を用
いてその構造について説明する。
いてその構造について説明する。
【０００６】図４（ａ）は従来の半導体装置のプルアッ
プ素子を示す平面図、図４（ｂ）は図４（ａ）のＸ−Ｘ
線断面図である。
プ素子を示す平面図、図４（ｂ）は図４（ａ）のＸ−Ｘ
線断面図である。
【０００７】Ｎ型シリコン基板１５の表面部にＰウェル
１４が形成され、Ｐウェル１４の表面部に図示しないフ
ィールド酸化膜で素子形成領域７が区画されている。素
子形成領域７の表面に選択的に形成された厚さ約２０ｎ
ｍのゲート酸化膜１６を介してポリシリコン膜からなる
ゲート電極９が形成されている。７ａ，７ｂはＮ型拡散
層でゲート電極９およびフィールド酸化膜をマスクとす
るイオン注入により形成される。配線Ｂはイオン注入さ
れた多結晶シリコン膜からなりＮ型拡散層７ｂに接触し
ている。１２，１３は層間絶縁膜で電源線Ｖｄはアルミ
ニウム膜からなりコンタクト孔１０を介して拡散層７ａ
に接触している。なお、１１は絶縁膜である。このよう
にＮ型ＭＯＳＦＥＴをプルアップ素子として電源線Ｖｄ
と配線Ｂの間に挿入すると、約１６μｍ×μｍの面積を
必要とする。
１４が形成され、Ｐウェル１４の表面部に図示しないフ
ィールド酸化膜で素子形成領域７が区画されている。素
子形成領域７の表面に選択的に形成された厚さ約２０ｎ
ｍのゲート酸化膜１６を介してポリシリコン膜からなる
ゲート電極９が形成されている。７ａ，７ｂはＮ型拡散
層でゲート電極９およびフィールド酸化膜をマスクとす
るイオン注入により形成される。配線Ｂはイオン注入さ
れた多結晶シリコン膜からなりＮ型拡散層７ｂに接触し
ている。１２，１３は層間絶縁膜で電源線Ｖｄはアルミ
ニウム膜からなりコンタクト孔１０を介して拡散層７ａ
に接触している。なお、１１は絶縁膜である。このよう
にＮ型ＭＯＳＦＥＴをプルアップ素子として電源線Ｖｄ
と配線Ｂの間に挿入すると、約１６μｍ×μｍの面積を
必要とする。
【０００８】
【発明が解決しようとする課題】従来の半導体装置のプ
ルアップ素子はＭＯＳＦＥＴにより構成されていたため
平面的に大きな面積，立体的に大きな体積を必要とする
ばかりでなく、図６に示す様な回路は例えば、冗長回路
に使用されるが、このような回路においては、下記の問
題が生じる。プルアップ素子Ｐ１はフューズＦ１を切断
して冗長機能を利用する場合に配線Ｌ１がフローティン
グになるのを防止する役割を担っている。Ｌ１は、イン
バータＩ２の入力信号であり、Ｌ１がフローティングに
なると、Ｉ２の出力は不安定かつ貫通電流も生ずる。し
かしながらＦ１を切断する必要がない場合はＬ１はフロ
ーティングにならず本来Ｐ１は、必要としない。逆にこ
の時インバータＩ１の出力がローレベルであれば、Ｐ１
を介して、不必要な定常電流が発生する。
ルアップ素子はＭＯＳＦＥＴにより構成されていたため
平面的に大きな面積，立体的に大きな体積を必要とする
ばかりでなく、図６に示す様な回路は例えば、冗長回路
に使用されるが、このような回路においては、下記の問
題が生じる。プルアップ素子Ｐ１はフューズＦ１を切断
して冗長機能を利用する場合に配線Ｌ１がフローティン
グになるのを防止する役割を担っている。Ｌ１は、イン
バータＩ２の入力信号であり、Ｌ１がフローティングに
なると、Ｉ２の出力は不安定かつ貫通電流も生ずる。し
かしながらＦ１を切断する必要がない場合はＬ１はフロ
ーティングにならず本来Ｐ１は、必要としない。逆にこ
の時インバータＩ１の出力がローレベルであれば、Ｐ１
を介して、不必要な定常電流が発生する。
【０００９】
【課題を解決するための手段】本発明は、半導体チップ
の所定の絶縁膜に被着された第１の配線と、前記第１の
配線に一方の電極が接続されたプルアップ素子と、前記
プルアップ素子の他方の電極に接続された第２の配線と
を有する半導体装置において、前記プルアップ素子が、
所定の絶縁破壊電圧を有する絶縁膜を挾んで前記一方の
電極と他方の電極が設けられてなるというものである。
の所定の絶縁膜に被着された第１の配線と、前記第１の
配線に一方の電極が接続されたプルアップ素子と、前記
プルアップ素子の他方の電極に接続された第２の配線と
を有する半導体装置において、前記プルアップ素子が、
所定の絶縁破壊電圧を有する絶縁膜を挾んで前記一方の
電極と他方の電極が設けられてなるというものである。
【００１０】
【実施例】図１（ａ）は本発明の第１の実施例の半導体
装置のプルアップ素子を示す平面図，図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
装置のプルアップ素子を示す平面図，図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
【００１１】Ｎ型シリコン基板６のフィールド酸化膜５
に不純物をドービングして導電性にした多結晶シリコン
膜からなる配線Ａが形成されている。適当な絶縁膜（こ
こでは３，４の二層を示してあるが配線Ａの表面を覆う
一層でもよい）に配線Ａ上に約１μｍ×１μｍの開口１
を形成し、ＣＶＤ法で厚さ約９ｎｍの酸化シリコン膜Ｏ
Ｘを形成し、その上にアルミニウム膜からなる電源線Ｖ
ｄを形成し、絶縁膜２を形成する。絶縁膜２は電源線Ｖ
ｄの表面を被覆してもよい。すなわち、このプルアップ
素子は一種のキャパスタであるが、絶縁膜ＯＸの絶縁破
壊電圧（約９Ｖ）を越える電圧、例えば１０Ｖを印加す
ることにより、導通状態となるスイッチＳともみなせ
る。このスイッチＳの所要面積は約２．５μｍ×μｍで
すみ、従来例より少なくてもよい。
に不純物をドービングして導電性にした多結晶シリコン
膜からなる配線Ａが形成されている。適当な絶縁膜（こ
こでは３，４の二層を示してあるが配線Ａの表面を覆う
一層でもよい）に配線Ａ上に約１μｍ×１μｍの開口１
を形成し、ＣＶＤ法で厚さ約９ｎｍの酸化シリコン膜Ｏ
Ｘを形成し、その上にアルミニウム膜からなる電源線Ｖ
ｄを形成し、絶縁膜２を形成する。絶縁膜２は電源線Ｖ
ｄの表面を被覆してもよい。すなわち、このプルアップ
素子は一種のキャパスタであるが、絶縁膜ＯＸの絶縁破
壊電圧（約９Ｖ）を越える電圧、例えば１０Ｖを印加す
ることにより、導通状態となるスイッチＳともみなせ
る。このスイッチＳの所要面積は約２．５μｍ×μｍで
すみ、従来例より少なくてもよい。
【００１２】図２（ａ）はこの一実施例の回路図、図２
（ｂ）は基本動作を説明するための波形図である。
（ｂ）は基本動作を説明するための波形図である。
【００１３】通常電源線Ｖｄには約５Ｖの電圧が印加さ
れている。その状態ではスイッチはオフしているので配
線Ａの電位は０Ｖ（領域Ｔ１）であるが、プルアップを
必要とするとき、ｔ＝ｔ１において、曲面αに示すよう
に、約１０Ｖのパルスを印加し、スイッチＳを導通させ
ると、配線Ａの電位は、曲線βに示すように約１０Ｖに
上昇する（領域Ｔ２）。プルアップ機能を必要としない
場合、つまりスイッチＳをオン状態にさせる前の状態で
は電源線Ｖｄと配線Ａとの間の定常電流は無視しうる。
れている。その状態ではスイッチはオフしているので配
線Ａの電位は０Ｖ（領域Ｔ１）であるが、プルアップを
必要とするとき、ｔ＝ｔ１において、曲面αに示すよう
に、約１０Ｖのパルスを印加し、スイッチＳを導通させ
ると、配線Ａの電位は、曲線βに示すように約１０Ｖに
上昇する（領域Ｔ２）。プルアップ機能を必要としない
場合、つまりスイッチＳをオン状態にさせる前の状態で
は電源線Ｖｄと配線Ａとの間の定常電流は無視しうる。
【００１４】図３は第２の実施例を示す断面図である。
【００１５】この実施例では絶縁膜の開口１を導電性の
多結晶シリコン膜１ａで埋め込みその上に酸化シリコン
膜ＯＸを形成したものであり、酸化シリコン膜ＯＸの厚
さを均一に形成でき、再現性，信頼性がよい利点があ
る。
多結晶シリコン膜１ａで埋め込みその上に酸化シリコン
膜ＯＸを形成したものであり、酸化シリコン膜ＯＸの厚
さを均一に形成でき、再現性，信頼性がよい利点があ
る。
【００１６】
【発明の効果】以上説明したように本発明の半導体装置
は両端に所定の高電圧を印加すると絶縁破壊を起こす絶
縁膜を介して電源線と配線を接続したプルアップ素子を
有しているので、コンタクト１個分の面積を占有するの
みでよい。従って、プルアップ素子を有する半導体装置
の集積度の向上に寄与する効果がある。またプルアップ
を必要としない場合には直流的に絶縁されているので、
従来問題となっていた、フューズ未切断時の定常電流を
遮断することができる効果もある。
は両端に所定の高電圧を印加すると絶縁破壊を起こす絶
縁膜を介して電源線と配線を接続したプルアップ素子を
有しているので、コンタクト１個分の面積を占有するの
みでよい。従って、プルアップ素子を有する半導体装置
の集積度の向上に寄与する効果がある。またプルアップ
を必要としない場合には直流的に絶縁されているので、
従来問題となっていた、フューズ未切断時の定常電流を
遮断することができる効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））および断面図（図１（ｂ））である。
（ａ））および断面図（図１（ｂ））である。
【図２】第１の実施例の回路図（図２（ａ））および基
本動作説明に使用する波形図（図２（ｂ））である。
本動作説明に使用する波形図（図２（ｂ））である。
【図３】第２の実施例を示す断面図である。
【図４】従来例を示す平面図（図４（ａ））および断面
図（図４（ｂ））である。
図（図４（ｂ））である。
【図５】従来例の回路図（図５（ａ））および基本動作
説明に使用する波形図（５（ｂ））である。
説明に使用する波形図（５（ｂ））である。
【図６】プルアップ素子の使用例を示す回路図である。
１ 開口 １ａ ポリシリコン膜 ２，３，４ 絶縁膜 ５ フィールド酸化膜 ６ Ｎ型シリコン基板 ７ 素子形成領域 ７ａ，７ｂ Ｎ型拡散層 ８ コンタクト孔 ９ ゲート電極 １０ コンタクト孔 １１，１２，１３ 絶縁膜 Ａ，Ｂ プルアップされることある配線 ＯＸ 酸化シリコン膜 Ｖｄ 電源線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｇ 8427−4Ｍ 29/94 8225−4Ｍ Ｈ０３Ｋ 19/0175
Claims (2)
- 【請求項１】 半導体チップの所定の絶縁膜に被着され
た第１の配線と、前記第１の配線に一方の電極が接続さ
れたプルアップ素子と、前記プルアップ素子の他方の電
極に接続された第２の配線とを有する半導体装置におい
て、前記プルアップ素子が、所定の絶縁破壊電圧を有す
る絶縁膜を挾んで前記一方の電極と他方の電極が設けら
れてなることを特徴とする半導体装置。 - 【請求項２】 プルアップ素子の絶縁膜は酸化シリコン
膜である請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27941491A JP3221014B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27941491A JP3221014B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121768A true JPH05121768A (ja) | 1993-05-18 |
| JP3221014B2 JP3221014B2 (ja) | 2001-10-22 |
Family
ID=17610762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27941491A Expired - Fee Related JP3221014B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221014B2 (ja) |
-
1991
- 1991-10-25 JP JP27941491A patent/JP3221014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3221014B2 (ja) | 2001-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010717 |
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