JPH05129932A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05129932A JPH05129932A JP3288957A JP28895791A JPH05129932A JP H05129932 A JPH05129932 A JP H05129932A JP 3288957 A JP3288957 A JP 3288957A JP 28895791 A JP28895791 A JP 28895791A JP H05129932 A JPH05129932 A JP H05129932A
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Abstract
(57)【要約】
【目的】半導体集積回路に関し、出力回路を改良し、消
費電力の増加を招くことなく、出力信号の立ち上がり時
間及び立ち下がり時間を短くし、高速化を図る。 【構成】負荷抵抗７、８を、それぞれ、微小抵抗３３、
３４を介してＶＣＣ電源線１に接続する。
費電力の増加を招くことなく、出力信号の立ち上がり時
間及び立ち下がり時間を短くし、高速化を図る。 【構成】負荷抵抗７、８を、それぞれ、微小抵抗３３、
３４を介してＶＣＣ電源線１に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、より
詳しくは、半導体集積回路が内蔵する出力回路の改良に
関する。
詳しくは、半導体集積回路が内蔵する出力回路の改良に
関する。
【０００２】
【従来の技術】従来、半導体集積回路として、図９にそ
の回路図を示すような出力回路を内蔵しているものが知
られている。
の回路図を示すような出力回路を内蔵しているものが知
られている。
【０００３】図中、１は電源電圧ＶＣＣ、例えば、０
［Ｖ］を供給するＶＣＣ電源線、２は電源電圧ＶＣＣよ
りも低電圧の電源電圧ＶＥＥ、例えば、−５.２［Ｖ］
を供給するＶＥＥ電源線、３は正相データＤと逆相関係
にある逆相データＤバーが入力される逆相データ入力端
子、４は正相データＤが入力される正相データ入力端子
である。
［Ｖ］を供給するＶＣＣ電源線、２は電源電圧ＶＣＣよ
りも低電圧の電源電圧ＶＥＥ、例えば、−５.２［Ｖ］
を供給するＶＥＥ電源線、３は正相データＤと逆相関係
にある逆相データＤバーが入力される逆相データ入力端
子、４は正相データＤが入力される正相データ入力端子
である。
【０００４】また、５、６は差動対トランジスタをなす
ＮＰＮトランジスタ、７、８はＮＰＮトランジスタ５、
６の負荷をなす抵抗、９は定電流源、１０、１１は出力
用のＮＰＮトランジスタ、１２、１３は出力端子、Ｘ、
Ｙは出力データである。
ＮＰＮトランジスタ、７、８はＮＰＮトランジスタ５、
６の負荷をなす抵抗、９は定電流源、１０、１１は出力
用のＮＰＮトランジスタ、１２、１３は出力端子、Ｘ、
Ｙは出力データである。
【０００５】図１０は、かかる出力回路の一部のレイア
ウト図である。図中、５Ａ、５Ｂ、６Ａ、６ＢはＮＰＮ
トランジスタである。ここに、ＮＰＮトランジスタ５
Ａ、５Ｂは、図９に示すＮＰＮトランジスタ５を構成す
るものであり、ＮＰＮトランジスタ６Ａ、６Ｂは、図９
に示すＮＰＮトランジスタ６を構成するものである。
ウト図である。図中、５Ａ、５Ｂ、６Ａ、６ＢはＮＰＮ
トランジスタである。ここに、ＮＰＮトランジスタ５
Ａ、５Ｂは、図９に示すＮＰＮトランジスタ５を構成す
るものであり、ＮＰＮトランジスタ６Ａ、６Ｂは、図９
に示すＮＰＮトランジスタ６を構成するものである。
【０００６】なお、１４Ａ、１４Ｂは、それぞれ、ＮＰ
Ｎトランジスタ５Ａ、５Ｂのコレクタであり、１５Ａ、
１５Ｂは、それぞれ、ＮＰＮトランジスタ６Ａ、６Ｂの
コレクタである。
Ｎトランジスタ５Ａ、５Ｂのコレクタであり、１５Ａ、
１５Ｂは、それぞれ、ＮＰＮトランジスタ６Ａ、６Ｂの
コレクタである。
【０００７】また、１６〜２２は第一層配線パターンで
あり、特に、配線パターン１８は、図９に示すＶＣＣ電
源線１をなすものである。また、２３Ａ〜２３Ｄ、２４
Ａ〜２４Ｄは抵抗である。ここに、抵抗２３Ａ〜２３Ｄ
は、図９に示す負荷抵抗７を構成するものであり、抵抗
２４Ａ〜２４Ｄは、図９に示す負荷抵抗８を構成するも
のである。
あり、特に、配線パターン１８は、図９に示すＶＣＣ電
源線１をなすものである。また、２３Ａ〜２３Ｄ、２４
Ａ〜２４Ｄは抵抗である。ここに、抵抗２３Ａ〜２３Ｄ
は、図９に示す負荷抵抗７を構成するものであり、抵抗
２４Ａ〜２４Ｄは、図９に示す負荷抵抗８を構成するも
のである。
【０００８】また、２５Ａ、２５Ｂは図９に示すＮＰＮ
トランジスタ１０のコレクタ、２６はＮＰＮトランジス
タ１０のベース、２７Ａ、２７ＢはＮＰＮトランジスタ
１０のエミッタである。
トランジスタ１０のコレクタ、２６はＮＰＮトランジス
タ１０のベース、２７Ａ、２７ＢはＮＰＮトランジスタ
１０のエミッタである。
【０００９】また、２８Ａ、２８ＢはＮＰＮトランジス
タ１１のコレクタ、２９はＮＰＮトランジスタ１１のベ
ース、３０Ａ、３０ＢはＮＰＮトランジスタ１１のエミ
ッタである。また、３１、３２は第二層配線パターンで
ある。
タ１１のコレクタ、２９はＮＰＮトランジスタ１１のベ
ース、３０Ａ、３０ＢはＮＰＮトランジスタ１１のエミ
ッタである。また、３１、３２は第二層配線パターンで
ある。
【００１０】かかる出力回路においては、Ｄ＝Ｌレベ
ル、Ｄバー＝Ｈレベルの場合、ＮＰＮトランジスタ６＝
ＯＦＦ、ＮＰＮトランジスタ５＝ＯＮで、ＮＰＮトラン
ジスタ６のコレクタ電圧＝Ｈレベル、ＮＰＮトランジス
タ５のコレクタ電圧＝Ｌレベルとなり、Ｘ＝Ｈレベル、
Ｙ＝Ｌレベルとなる。
ル、Ｄバー＝Ｈレベルの場合、ＮＰＮトランジスタ６＝
ＯＦＦ、ＮＰＮトランジスタ５＝ＯＮで、ＮＰＮトラン
ジスタ６のコレクタ電圧＝Ｈレベル、ＮＰＮトランジス
タ５のコレクタ電圧＝Ｌレベルとなり、Ｘ＝Ｈレベル、
Ｙ＝Ｌレベルとなる。
【００１１】また、Ｄ＝Ｈレベル、Ｄバー＝Ｌレベルの
場合、ＮＰＮトランジスタ６＝ＯＮ、ＮＰＮトランジス
タ５＝ＯＦＦで、ＮＰＮトランジスタ６＝Ｌレベル、Ｎ
ＰＮトランジスタ５＝Ｈレベルとなり、Ｘ＝Ｌレベル、
Ｙ＝Ｈレベルとなる。
場合、ＮＰＮトランジスタ６＝ＯＮ、ＮＰＮトランジス
タ５＝ＯＦＦで、ＮＰＮトランジスタ６＝Ｌレベル、Ｎ
ＰＮトランジスタ５＝Ｈレベルとなり、Ｘ＝Ｌレベル、
Ｙ＝Ｈレベルとなる。
【００１２】
【発明が解決しようとする課題】ここに、Ｄ＝Ｌレベ
ル、Ｄバー＝ＨレベルからＤ＝Ｈレベル、Ｄバー＝Ｌレ
ベルに変化する場合、ＮＰＮトランジスタ１０において
は、そのベース・コレクタ間容量からの放電が行われ、
ＮＰＮトランジスタ１１においては、そのベース・コレ
クタ間容量に対する充電が行われる。
ル、Ｄバー＝ＨレベルからＤ＝Ｈレベル、Ｄバー＝Ｌレ
ベルに変化する場合、ＮＰＮトランジスタ１０において
は、そのベース・コレクタ間容量からの放電が行われ、
ＮＰＮトランジスタ１１においては、そのベース・コレ
クタ間容量に対する充電が行われる。
【００１３】また、Ｄ＝Ｈレベル、Ｄバー＝Ｌレベルか
らＤ＝Ｌレベル、Ｄバー＝Ｈレベルに変化する場合、Ｎ
ＰＮトランジスタ１０においては、そのベース・コレク
タ間容量に対する充電が行われ、ＮＰＮトランジスタ１
１においては、そのベース・コレクタ間容量からの放電
が行われる。
らＤ＝Ｌレベル、Ｄバー＝Ｈレベルに変化する場合、Ｎ
ＰＮトランジスタ１０においては、そのベース・コレク
タ間容量に対する充電が行われ、ＮＰＮトランジスタ１
１においては、そのベース・コレクタ間容量からの放電
が行われる。
【００１４】ここに、出力用のＮＰＮトランジスタ１
０、１１は、その機能を達成するために、そのサイズを
大きく形成されており、そのベース・コレクタ間容量が
大きくなっている。このため、出力データＸ、Ｙを変化
させる場合に、そのベース・コレクタ間容量の充放電に
時間がかかり、これが出力データＸ、Ｙの立ち上がり時
間及び立ち下がり時間を長くし、高速化の妨げとなって
いた。
０、１１は、その機能を達成するために、そのサイズを
大きく形成されており、そのベース・コレクタ間容量が
大きくなっている。このため、出力データＸ、Ｙを変化
させる場合に、そのベース・コレクタ間容量の充放電に
時間がかかり、これが出力データＸ、Ｙの立ち上がり時
間及び立ち下がり時間を長くし、高速化の妨げとなって
いた。
【００１５】なお、定電流源９による電流を大きくする
ことによって出力データＸ、Ｙの立ち上がり時間及び立
ち下がり時間を短くすることができるが、このようにす
ると、消費電力の増加を招いてしまう。
ことによって出力データＸ、Ｙの立ち上がり時間及び立
ち下がり時間を短くすることができるが、このようにす
ると、消費電力の増加を招いてしまう。
【００１６】本発明は、かかる点に鑑み、消費電力の増
加を招くことなく、出力データの立ち上がり時間及び立
ち下がり時間を短くし、高速化を図ることができるよう
にした出力回路を内蔵してなる半導体集積回路を提供す
ることを目的とする。
加を招くことなく、出力データの立ち上がり時間及び立
ち下がり時間を短くし、高速化を図ることができるよう
にした出力回路を内蔵してなる半導体集積回路を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】本発明による半導体集積
回路は、そのベースに第１のデータを入力され、そのエ
ミッタに第１のデータを出力する出力用の第１のトラン
ジスタと、そのベースに前記第１のデータと逆相関係に
ある第２のデータを入力され、そのエミッタに第２のデ
ータを出力する出力用の第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタの
コレクタ電流に関連して、そのベース電圧の立ち上がり
及び立ち下がりを加速され、前記第２のトランジスタ
は、前記第１のトランジスタのコレクタ電流に関連し
て、そのベース電圧の立ち上がり及び立ち下がりを加速
されるように構成されている出力回路を内蔵して構成す
るというものである。
回路は、そのベースに第１のデータを入力され、そのエ
ミッタに第１のデータを出力する出力用の第１のトラン
ジスタと、そのベースに前記第１のデータと逆相関係に
ある第２のデータを入力され、そのエミッタに第２のデ
ータを出力する出力用の第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタの
コレクタ電流に関連して、そのベース電圧の立ち上がり
及び立ち下がりを加速され、前記第２のトランジスタ
は、前記第１のトランジスタのコレクタ電流に関連し
て、そのベース電圧の立ち上がり及び立ち下がりを加速
されるように構成されている出力回路を内蔵して構成す
るというものである。
【００１８】
【作用】本発明によれば、出力用の第１及び第２のトラ
ンジスタは、それぞれ、第２及び第１のトランジスタの
コレクタ電流に関連して、そのベース電圧の立ち上がり
及び立ち下がりを加速されるように構成されているの
で、定電流源の電流を大きくすることなく、即ち、消費
電力の増加を招くことなく、出力データの立ち上がり時
間及び立ち下がり時間を短くすることができる。
ンジスタは、それぞれ、第２及び第１のトランジスタの
コレクタ電流に関連して、そのベース電圧の立ち上がり
及び立ち下がりを加速されるように構成されているの
で、定電流源の電流を大きくすることなく、即ち、消費
電力の増加を招くことなく、出力データの立ち上がり時
間及び立ち下がり時間を短くすることができる。
【００１９】
【実施例】以下、図１〜図８を参照して本発明の一実施
例について説明する。なお、これら図１〜図８におい
て、図９、図１０に対応する部分には同一符号を付し、
その重複説明は省略する。
例について説明する。なお、これら図１〜図８におい
て、図９、図１０に対応する部分には同一符号を付し、
その重複説明は省略する。
【００２０】図１は、本発明の一実施例が内蔵する出力
回路を示す回路図である。本実施例においては、負荷抵
抗７は、微小抵抗３３を介してＶＣＣ電源線１に接続さ
れており、負荷抵抗８は、微小抵抗３４を介してＶＣＣ
電源線１に接続されている。
回路を示す回路図である。本実施例においては、負荷抵
抗７は、微小抵抗３３を介してＶＣＣ電源線１に接続さ
れており、負荷抵抗８は、微小抵抗３４を介してＶＣＣ
電源線１に接続されている。
【００２１】また、ＮＰＮトランジスタ１０は、そのコ
レクタを微小抵抗３３を介してＶＣＣ電源線１に接続さ
れており、ＮＰＮトランジスタ１１は、そのコレクタを
微小抵抗３４を介してＶＣＣ電源線１に接続されてい
る。その他については、図９に示す出力回路と同様に構
成されている。
レクタを微小抵抗３３を介してＶＣＣ電源線１に接続さ
れており、ＮＰＮトランジスタ１１は、そのコレクタを
微小抵抗３４を介してＶＣＣ電源線１に接続されてい
る。その他については、図９に示す出力回路と同様に構
成されている。
【００２２】図２は、図１に示す出力回路の一部のレイ
アウト図である。本実施例においては、ＮＰＮトランジ
スタ１０、１１の位置を、図上、左右、入れ換えてい
る。ここに、３５は第一層配線であり、図１に示すＶＣ
Ｃ電源線１をなすものである。また、３６、３７は第二
層配線である。
アウト図である。本実施例においては、ＮＰＮトランジ
スタ１０、１１の位置を、図上、左右、入れ換えてい
る。ここに、３５は第一層配線であり、図１に示すＶＣ
Ｃ電源線１をなすものである。また、３６、３７は第二
層配線である。
【００２３】また、本実施例においては、第一層配線３
５（ＶＣＣ電源線１）から配線３８、３９を分岐し、配
線３８をＮＰＮトランジスタ１０のコレクタ２５Ａ、２
５Ｂに接続させると共に、配線３９をＮＰＮトランジス
タ１１のコレクタ２８Ａ、２８Ｂに接続させている。即
ち、分岐配線３８を図１に示す微小抵抗３３とすると共
に、分岐配線３９を図１に示す微小抵抗３４としてい
る。
５（ＶＣＣ電源線１）から配線３８、３９を分岐し、配
線３８をＮＰＮトランジスタ１０のコレクタ２５Ａ、２
５Ｂに接続させると共に、配線３９をＮＰＮトランジス
タ１１のコレクタ２８Ａ、２８Ｂに接続させている。即
ち、分岐配線３８を図１に示す微小抵抗３３とすると共
に、分岐配線３９を図１に示す微小抵抗３４としてい
る。
【００２４】かかる本実施例においては、Ｄ＝Ｌレベ
ル、Ｄバー＝Ｈレベルの場合、ＮＰＮトランジスタ６＝
ＯＦＦ、ＮＰＮトランジスタ５＝ＯＮで、ＮＰＮトラン
ジスタ６のコレクタ電圧＝Ｈレベル、ＮＰＮトランジス
タ５のコレクタ電圧＝Ｌレベルとなり、Ｘ＝Ｈレベル、
Ｙ＝Ｌレベルとなる。
ル、Ｄバー＝Ｈレベルの場合、ＮＰＮトランジスタ６＝
ＯＦＦ、ＮＰＮトランジスタ５＝ＯＮで、ＮＰＮトラン
ジスタ６のコレクタ電圧＝Ｈレベル、ＮＰＮトランジス
タ５のコレクタ電圧＝Ｌレベルとなり、Ｘ＝Ｈレベル、
Ｙ＝Ｌレベルとなる。
【００２５】また、Ｄ＝Ｈレベル、Ｄバー＝Ｌレベルの
場合、ＮＰＮトランジスタ６＝ＯＮ、ＮＰＮトランジス
タ５＝ＯＦＦで、ＮＰＮトランジスタ６のコレクタ電圧
＝Ｌレベル、ＮＰＮトランジスタ５のコレクタ電圧＝Ｈ
レベルとなり、Ｘ＝Ｌレベル、Ｙ＝Ｈレベルとなる。
場合、ＮＰＮトランジスタ６＝ＯＮ、ＮＰＮトランジス
タ５＝ＯＦＦで、ＮＰＮトランジスタ６のコレクタ電圧
＝Ｌレベル、ＮＰＮトランジスタ５のコレクタ電圧＝Ｈ
レベルとなり、Ｘ＝Ｌレベル、Ｙ＝Ｈレベルとなる。
【００２６】ここに、図３に示すように、Ｄ＝Ｌレベ
ル、Ｄバー＝ＨレベルからＤ＝Ｈレベル、Ｄバー＝Ｌレ
ベルに変化する場合、ＮＰＮトランジスタ６のコレクタ
電圧及びＮＰＮトランジスタ５のコレクタ電圧は、それ
ぞれ、Ｌレベル及びＨレベルに変化する。
ル、Ｄバー＝ＨレベルからＤ＝Ｈレベル、Ｄバー＝Ｌレ
ベルに変化する場合、ＮＰＮトランジスタ６のコレクタ
電圧及びＮＰＮトランジスタ５のコレクタ電圧は、それ
ぞれ、Ｌレベル及びＨレベルに変化する。
【００２７】この結果、ＮＰＮトランジスタ１０のコレ
クタ電流ＩC10は減少し、ＮＰＮトランジスタ１１のコ
レクタ電流ＩC11は増加する。したがって、微小抵抗３
３の電圧降下ΔＶ33は小さく、微小抵抗３４の電圧降下
ΔＶ34は大きくなる。
クタ電流ＩC10は減少し、ＮＰＮトランジスタ１１のコ
レクタ電流ＩC11は増加する。したがって、微小抵抗３
３の電圧降下ΔＶ33は小さく、微小抵抗３４の電圧降下
ΔＶ34は大きくなる。
【００２８】この結果、ＮＰＮトランジスタ１０のベー
ス電圧は、立ち下がりを加速されて素早く低くなり、Ｎ
ＰＮトランジスタ１１のベース電圧は、立ち上がりを加
速されて素早く高くなり、ＮＰＮトランジスタ１０は、
出力データＸを素早くＨレベルからＬレベルにし、ＮＰ
Ｎトランジスタ１１は、出力データＹを素早くＬレベル
からＨレベルにする。
ス電圧は、立ち下がりを加速されて素早く低くなり、Ｎ
ＰＮトランジスタ１１のベース電圧は、立ち上がりを加
速されて素早く高くなり、ＮＰＮトランジスタ１０は、
出力データＸを素早くＨレベルからＬレベルにし、ＮＰ
Ｎトランジスタ１１は、出力データＹを素早くＬレベル
からＨレベルにする。
【００２９】また、図４に示すように、Ｄ＝Ｈレベル、
Ｄバー＝ＬレベルからＤ＝Ｌレベル、Ｄバー＝Ｈレベル
に変化する場合、ＮＰＮトランジスタ６のコレクタ電圧
及びＮＰＮトランジスタ５のコレクタ電圧は、それぞ
れ、Ｈレベル及びＬレベルに変化する。
Ｄバー＝ＬレベルからＤ＝Ｌレベル、Ｄバー＝Ｈレベル
に変化する場合、ＮＰＮトランジスタ６のコレクタ電圧
及びＮＰＮトランジスタ５のコレクタ電圧は、それぞ
れ、Ｈレベル及びＬレベルに変化する。
【００３０】この結果、ＮＰＮトランジスタ１０のコレ
クタ電流ＩC10は増加し、ＮＰＮトランジスタ１１のコ
レクタ電流ＩC11は減少する。したがって、微小抵抗３
３の電圧降下ΔＶ33は大きく、微小抵抗３４の電圧降下
ΔＶ34は小さくなる。
クタ電流ＩC10は増加し、ＮＰＮトランジスタ１１のコ
レクタ電流ＩC11は減少する。したがって、微小抵抗３
３の電圧降下ΔＶ33は大きく、微小抵抗３４の電圧降下
ΔＶ34は小さくなる。
【００３１】この結果、ＮＰＮトランジスタ１０のベー
ス電圧は、立ち上がりを加速されて素早く高くなり、Ｎ
ＰＮトランジスタ１１のベース電圧は、立ち下がりを加
速されて素早く低くなり、ＮＰＮトランジスタ１０は、
出力データＸを素早くＬレベルからＨレベルにし、ＮＰ
Ｎトランジスタ１１は、出力データＹを素早くＨレベル
からＬレベルにする。
ス電圧は、立ち上がりを加速されて素早く高くなり、Ｎ
ＰＮトランジスタ１１のベース電圧は、立ち下がりを加
速されて素早く低くなり、ＮＰＮトランジスタ１０は、
出力データＸを素早くＬレベルからＨレベルにし、ＮＰ
Ｎトランジスタ１１は、出力データＹを素早くＨレベル
からＬレベルにする。
【００３２】ここに、例えば、出力データＸ、ＹのＨレ
ベルを−０.９０［Ｖ］、Ｌレベルを−１.７５［Ｖ］と
し、ＮＰＮトランジスタ１０、１１がＨレベルを出力す
る場合のコレクタ電流を２２ｍＡ、ＮＰＮトランジスタ
１０、１１がＬレベルを出力する場合のコレクタ電流を
５ｍＡ、微小抵抗３３、３４を１Ωに設定した場合を例
にして、更に詳しく説明すると以下のようになる。
ベルを−０.９０［Ｖ］、Ｌレベルを−１.７５［Ｖ］と
し、ＮＰＮトランジスタ１０、１１がＨレベルを出力す
る場合のコレクタ電流を２２ｍＡ、ＮＰＮトランジスタ
１０、１１がＬレベルを出力する場合のコレクタ電流を
５ｍＡ、微小抵抗３３、３４を１Ωに設定した場合を例
にして、更に詳しく説明すると以下のようになる。
【００３３】まず、図５に示すように、Ｄ＝Ｌレベル、
Ｄバー＝Ｈレベルの場合には、ＮＰＮトランジスタ６＝
ＯＦＦ、ＮＰＮトランジスタ５＝ＯＮで、Ｘ＝Ｈレベ
ル、Ｙ＝Ｌレベルとなるが、この場合、ＮＰＮトランジ
スタ１０のコレクタ電流ＩC10は２２ｍＡ、ＮＰＮトラ
ンジスタ１１のコレクタ電流ＩC11は５ｍＡとなる。
Ｄバー＝Ｈレベルの場合には、ＮＰＮトランジスタ６＝
ＯＦＦ、ＮＰＮトランジスタ５＝ＯＮで、Ｘ＝Ｈレベ
ル、Ｙ＝Ｌレベルとなるが、この場合、ＮＰＮトランジ
スタ１０のコレクタ電流ＩC10は２２ｍＡ、ＮＰＮトラ
ンジスタ１１のコレクタ電流ＩC11は５ｍＡとなる。
【００３４】また、図６に示すように、Ｄ＝Ｈレベル、
Ｄバー＝Ｌレベルの場合、ＮＰＮトランジスタ６＝Ｏ
Ｎ、ＮＰＮトランジスタ５＝ＯＦＦで、Ｘ＝Ｌレベル、
Ｙ＝Ｈレベルとなるが、この場合、ＮＰＮトランジスタ
１０のコレクタ電流ＩC10は５ｍＡ、ＮＰＮトランジス
タ１１のコレクタ電流ＩC11は２２ｍＡとなる。
Ｄバー＝Ｌレベルの場合、ＮＰＮトランジスタ６＝Ｏ
Ｎ、ＮＰＮトランジスタ５＝ＯＦＦで、Ｘ＝Ｌレベル、
Ｙ＝Ｈレベルとなるが、この場合、ＮＰＮトランジスタ
１０のコレクタ電流ＩC10は５ｍＡ、ＮＰＮトランジス
タ１１のコレクタ電流ＩC11は２２ｍＡとなる。
【００３５】ここに、図７に示すように、Ｄ＝Ｌレベ
ル、Ｄバー＝ＨレベルからＤ＝Ｈレベル、Ｄバー＝Ｌレ
ベルに変化する場合、ＮＰＮトランジスタ６のコレクタ
電圧及びＮＰＮトランジスタ５のコレクタ電圧は、それ
ぞれ、Ｌレベル及びＨレベルに変化する。
ル、Ｄバー＝ＨレベルからＤ＝Ｈレベル、Ｄバー＝Ｌレ
ベルに変化する場合、ＮＰＮトランジスタ６のコレクタ
電圧及びＮＰＮトランジスタ５のコレクタ電圧は、それ
ぞれ、Ｌレベル及びＨレベルに変化する。
【００３６】この場合、ＮＰＮトランジスタ１０のコレ
クタ電流ＩC10は２２ｍＡから５ｍＡに減少し、ＮＰＮ
トランジスタ１１のコレクタ電流ＩC11は５ｍＡから２
２ｍＡに増加する。
クタ電流ＩC10は２２ｍＡから５ｍＡに減少し、ＮＰＮ
トランジスタ１１のコレクタ電流ＩC11は５ｍＡから２
２ｍＡに増加する。
【００３７】この結果、微小抵抗３３の電圧降下ΔＶ33
は、２２ｍＡ×１Ω＝２２ｍＶから５ｍＡ×１Ω＝５ｍ
Ｖに減少し、ＮＰＮトランジスタ１１のベース電圧は、
１７ｍＶ上がる。したがって、ＮＰＮトランジスタ１１
は出力データＹを素早くＬレベルからＨレベルに反転さ
せる。
は、２２ｍＡ×１Ω＝２２ｍＶから５ｍＡ×１Ω＝５ｍ
Ｖに減少し、ＮＰＮトランジスタ１１のベース電圧は、
１７ｍＶ上がる。したがって、ＮＰＮトランジスタ１１
は出力データＹを素早くＬレベルからＨレベルに反転さ
せる。
【００３８】これに対して、微小抵抗３４の電圧降下Δ
Ｖ34は、５ｍＡ×１Ω＝５ｍＶから２２ｍＡ×１Ω＝２
２ｍＶに増加し、ＮＰＮトランジスタ１０のベース電圧
は、１７ｍＶ下がる。したがって、ＮＰＮトランジスタ
１０は、出力データＸを素早くＨレベルからＬレベルに
反転させる。
Ｖ34は、５ｍＡ×１Ω＝５ｍＶから２２ｍＡ×１Ω＝２
２ｍＶに増加し、ＮＰＮトランジスタ１０のベース電圧
は、１７ｍＶ下がる。したがって、ＮＰＮトランジスタ
１０は、出力データＸを素早くＨレベルからＬレベルに
反転させる。
【００３９】また、図８に示すように、Ｄ＝Ｈレベル、
Ｄバー＝ＬレベルからＤ＝Ｌレベル、Ｄバー＝Ｈレベル
に変化する場合、ＮＰＮトランジスタ６のコレクタ電圧
及びＮＰＮトランジスタ５のコレクタ電圧は、それぞ
れ、Ｈレベル及びＬレベルになる。
Ｄバー＝ＬレベルからＤ＝Ｌレベル、Ｄバー＝Ｈレベル
に変化する場合、ＮＰＮトランジスタ６のコレクタ電圧
及びＮＰＮトランジスタ５のコレクタ電圧は、それぞ
れ、Ｈレベル及びＬレベルになる。
【００４０】この場合、ＮＰＮトランジスタ１０のコレ
クタ電流ＩC10は５ｍＡから２２ｍＡに増加し、ＮＰＮ
トランジスタ１１のコレクタ電流ＩC11は２２ｍＡから
５ｍＡに減少する。
クタ電流ＩC10は５ｍＡから２２ｍＡに増加し、ＮＰＮ
トランジスタ１１のコレクタ電流ＩC11は２２ｍＡから
５ｍＡに減少する。
【００４１】この結果、微小抵抗３３の電圧降下ΔＶ33
は、５ｍＡ×１Ω＝５ｍＶから２２ｍＡ×１Ω＝２２ｍ
Ｖに増加し、ＮＰＮトランジスタ１０のベース電圧は、
１７ｍＶ下がる。したがって、ＮＰＮトランジスタ１０
は、出力データＸを素早くＨレベルからＬレベルに反転
させる。
は、５ｍＡ×１Ω＝５ｍＶから２２ｍＡ×１Ω＝２２ｍ
Ｖに増加し、ＮＰＮトランジスタ１０のベース電圧は、
１７ｍＶ下がる。したがって、ＮＰＮトランジスタ１０
は、出力データＸを素早くＨレベルからＬレベルに反転
させる。
【００４２】これに対して、微小抵抗３４の電圧降下Δ
Ｖ34は、２２ｍＡ×１Ω＝２２ｍＶから５ｍＡ×１Ω＝
５ｍＶに減少し、ＮＰＮトランジスタ１１のベース電圧
は、１７ｍＶ上がる。したがって、ＮＰＮトランジスタ
１１は、出力データＹを素早くＨレベルからＬレベルに
反転させる。
Ｖ34は、２２ｍＡ×１Ω＝２２ｍＶから５ｍＡ×１Ω＝
５ｍＶに減少し、ＮＰＮトランジスタ１１のベース電圧
は、１７ｍＶ上がる。したがって、ＮＰＮトランジスタ
１１は、出力データＹを素早くＨレベルからＬレベルに
反転させる。
【００４３】このように、本実施例によれば、出力用の
ＮＰＮトランジスタ１０、１１は、それぞれ、ＮＰＮト
ランジスタ１１、１０のコレクタ電流ＩC11、ＩC10に関
連して、そのベース電圧の立ち上がり及び立ち下がりを
加速されるように構成されているので、定電流源９の電
流を大きくすることなく、即ち、消費電力の増加を招く
ことなく、出力データＸ、Ｙの立ち上がり時間及び立ち
下がり時間を短くし、高速化を図ることができる。
ＮＰＮトランジスタ１０、１１は、それぞれ、ＮＰＮト
ランジスタ１１、１０のコレクタ電流ＩC11、ＩC10に関
連して、そのベース電圧の立ち上がり及び立ち下がりを
加速されるように構成されているので、定電流源９の電
流を大きくすることなく、即ち、消費電力の増加を招く
ことなく、出力データＸ、Ｙの立ち上がり時間及び立ち
下がり時間を短くし、高速化を図ることができる。
【００４４】
【発明の効果】以上のように、本発明によれば、出力用
の第１及び第２のトランジスタは、それぞれ、第２及び
第１のトランジスタのコレクタ電流に関連して、そのベ
ース電圧の立ち上がり及び立ち下がりを加速されるよう
に構成されているので、定電流源の電流を大きくするこ
となく、即ち、消費電力の増加を招くことなく、出力信
号の立ち上がり時間及び立ち下がり時間を短くし、高速
化を図ることができる。
の第１及び第２のトランジスタは、それぞれ、第２及び
第１のトランジスタのコレクタ電流に関連して、そのベ
ース電圧の立ち上がり及び立ち下がりを加速されるよう
に構成されているので、定電流源の電流を大きくするこ
となく、即ち、消費電力の増加を招くことなく、出力信
号の立ち上がり時間及び立ち下がり時間を短くし、高速
化を図ることができる。
【図１】本発明の一実施例が内蔵する出力回路の回路図
である。
である。
【図２】図１に示す出力回路の一部のレイアウト図であ
る。
る。
【図３】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図４】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図５】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図６】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図７】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図８】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図９】従来の半導体集積回路が内蔵する出力回路の回
路図である。
路図である。
【図１０】図９に示す出力回路の一部のレイアウト図で
ある。
ある。
７、８ 負荷抵抗 ３３、３４ 微小抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/60
Claims (3)
- 【請求項１】そのベースに第１のデータを入力され、そ
のエミッタに第１のデータを出力する出力用の第１のト
ランジスタと、 そのベースに前記第１のデータと逆相関係にある第２の
データを入力され、そのエミッタに第２のデータを出力
する出力用の第２のトランジスタとを有し、 前記第１のトランジスタは、前記第２のトランジスタの
コレクタ電流に関連して、そのベース電圧の立ち上がり
及び立ち下がりを加速され、 前記第２のトランジスタは、前記第１のトランジスタの
コレクタ電流に関連して、そのベース電圧の立ち上がり
及び立ち下がりを加速されるように構成されている出力
回路を内蔵していることを特徴とする半導体集積回路。 - 【請求項２】そのベースを第１のデータが入力される第
１の入力端子に接続され、そのコレクタを第１の負荷抵
抗及び第１の電源線に接続された第１の微小抵抗の直列
回路を介して前記第１の電源線に接続され、そのエミッ
タを定電流源を介して前記第１の電源線よりも低電圧を
供給する第２の電源線に接続されたカレントスイッチ用
の第１のトランジスタと、 そのベースを前記第１のデータと逆相関係にある第２の
データが入力される第２の入力端子に接続され、そのコ
レクタを第２の負荷抵抗及び前記第１の電源線に接続さ
れた第２の微小抵抗の直列回路を介して前記第１の電源
線に接続され、そのエミッタを前記第１のトランジスタ
のエミッタに接続されたカレントスイッチ用の第２のト
ランジスタと、 そのベースを前記第２のトランジスタのコレクタに接続
され、そのコレクタを前記第１の負荷抵抗と前記第１の
微小抵抗との接続点に接続され、そのエミッタを第１の
出力端子に接続された出力用の第３のトランジスタと、 そのベースを前記第１のトランジスタのコレクタに接続
され、そのコレクタを前記第２の負荷抵抗と前記第２の
微小抵抗との接続点に接続され、そのエミッタを第２の
出力端子に接続された出力用の第４のトランジスタとを
有して構成されている出力回路を内蔵していることを特
徴とする半導体集積回路。 - 【請求項３】前記第１及び第２の微小抵抗は、前記第１
の電源線から配線を分岐して構成されていることを特徴
とする請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288957A JPH05129932A (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288957A JPH05129932A (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129932A true JPH05129932A (ja) | 1993-05-25 |
Family
ID=17736992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288957A Withdrawn JPH05129932A (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129932A (ja) |
-
1991
- 1991-11-05 JP JP3288957A patent/JPH05129932A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |