JPH02180424A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイナリ・レート・マルチプライア付きパルス
幅変調回路に関し、特にデユーティ比の変更を高速に行
うことのできるバイナリ・レート・マルチプライア付き
パルス幅変調回路に関する。

〔従来の技術〕

ディジタル回路でモータを制御する場合などでは、Ｄ／
Ａ変換器としてパルス幅変調（ＰｕｌｓｅＷｉｄｔｈ　
　Ｍｏｄｕｌａｔｉｏｎ以後ＰＷＭと記述する）回路が
用いられている。ＰＷＭ回路を用いることで回路の小型
化、省電力化が実現できるなど、多くの利点がある。

近年モータ制御にディジタル回路が多用されるようにな
った。ＰＷＭ回路はディジタル回路であり、ＩＣ化に適
しているため、ＰＷＭ回路を内蔵したモータ制御用ＬＳ
Ｉが開発されている。このようなＬＳＩはＶＴＲ装置の
サーボ制御回路などに用いられている。

ＰＷＭ回路の性能ｎは、繰り返し周波数と分解能（量子
化ビット数）とがある。繰り返し周波数が高く分解能も
高いことが望ましいが、分解能を高くすると一般に繰り
返し周波数は低くなってしまう。たとえばＰＷＭ回路の
動作クロック周波数を６　［ＭＨｚ］、分解能を８ビツ
トとした場合のＰＷＭを繰り返し周波数ｆ　ｐＷＭ＋は であるが分解能を１２ビツトとした場合のＰＷＭ繰り返
し周波数ｆ　ＰＷＭ２は になってしまう。一方ＶＴＲ装置のサーボ制御では分解
能１２ビツト、繰り返し周波数２０　［ＫＨｚ］以上が
要求されており、通常のＰＷＭ回路ではこの性能を実現
できない。

そこで高分解能と高繰り返し周波数とを両立させる方式
として、バイナリ・レート・マルチプライア（Ｂｉｎａ
ｒｙ　Ｒａｔｅ　Ｍｕｌｔｉｐｌｉｅｒ、以下ＰＲＭと
記す）付きＰＷＭ回路が用いられている。

ＢＲＭ付きＰＷＭ回路は低分解能高燥り返し周波数のＰ
ＷＭ回路と、ＢＲＭ回路（所望のアナログ信号をパルス
の積算によって発生する回路）とを組み合せたもので、
複数周期のＰＷＭパルスの積算で所望の精度を得るよう
に構成される。

たとえば前述した分解能８ビツトのＰＷＭ回路に４ビツ
トのＢＲＭ回路を付加することにより１２ビット精度の
ＰＷＭパルスを得ることができる。この場合ＥＲＭが４
ビツトであるため２４１６周期のＰＷＭパルスの積算で
１２ビット精度となる。ＰＷＭ繰り返し周波数は前述の
とおり２３、４　［ＫＨｚ］であり、高分解能と高周波
数が両立している。

このようにＥＲＭ付きＰＷＭ回路はＤ／Ａ変換器として
僅れた特性を有しているが、デユーティ比の変更を即座
に行うことができないという欠点を有しており、ＶＴＲ
装置の応用などでは問題となっている。

以下この欠点について説明する。

ＢＲＭ付きＰＷＭ回路は特開昭５１−１２３５０１号公
報や特開昭５８−１２１８２７号公報に開示されている
。特に後者のものはＰＷＭパルスのデユーティ比を、内
蔵レジスタの内容によって設定する構成となっており、
ＬＳＩ化してマイクロコンピュータ等のディジタル回路
に接続するのに適している。

このようなりＲＭ付きＰＷＭ回路をマイクロコンピュー
タ等に接続する場合、任意の時刻にマイクロコンピュー
タ等がデユーティ比変更操作を行ってもＰＷＭパルス巾
が不正な値とならないよう同期化制御を行う必要がある
。ＢＲＭ付きＰＷＭ回路では一連のＢＲＭ付加動作が一
巡する周期（以下ＢＲＭ周期と記す）に同期化する制御
としなければならない。

第３図に同期化制御を含んだＢＲＭ付きＰＷＭ回路を示
す。ＰＷＭ回路１０１は分解能８ビツトのＰＷＭパルス
（以下主パルスと記す）を発生し主パルス信号線１０２
に出力する。

ＥＲＭパルス付加回路１０３は主パルスに１クロック幅
のＢＲＭパルスを付加するか否かの制御を行い、ＰＷＭ
パルス出力線１０４に出力する。

１２ビツトモジユロレジスタ１０５はＰＷＭパルスのデ
ユーティ比を設定する１２ビツトのレジスタで、上位８
ビツトで主パルスのデユーティ比を設定し、下位４ビツ
トでＢＲＭパルスの付加数を設定する。

タイミング回路１０６はＢＲＭ周期に同期してクロード
制御線１０７にパルスを出力し、１２ビツトモジユロレ
ジスタ１０５の内容をＰＷＭ回路１０１およびＢＲＭパ
ルス付加回路１０３に転送する制御を行う。この場合Ｂ
ＲＭ回路が４ビツトである為、ＢＲＭ周期はＰＷＭパル
スの２４１６周期分に等しい。

このように従来のＢＲＭ付きＰＷＭ回路で、ＰＷＭパル
スのデユーティ比を変更するために１２ビツトモジユロ
レジスタ１０５の内容を変更しても、リロード制御線１
０７にパルスを出力するまでデユーティ比は変化しない
。この様子を第４図のタイミング図に示す。

第４図においては１２ビツトモジユロレジスタ１０５の
変更タイミングからＰＷＭパルスのデユーティ比変化タ
イミングまで、主パルス８周期分程度の遅延がある。一
方、１２ビツトモジユロレジスタ１０５の変更タイミン
グは任意であるから、最大では主パルス１６周期分の遅
延を生じることになる。従って動作クロックが６　［Ｍ
Ｈｚコの場合の最大遅延時間ｔつ１．８は主パルス１６
周期分の時間に等しく、 という大きい値になってしまう。

ＶＴＲ装置のキャプスタンモータのサーボ制御に上述し
たＢＲＭ付きＰＷＭ回路を用いた場合、ファインスロー
モードにおいて６８３　［μｓｅｃ］の遅延が問題にな
る。ファインスローモード時のキャプスタンモータの制
御は、サーボ制御と開ループ制御を交互に繰り返す必要
があり、そのため数１００［μｓｅｃ］の精度でＰＷＭ
パルスのデユーティ比を変更しなげればならない。従っ
て従来のＥＲＭ付きＰＷＭ回路ではファインスロー動作
が正常に行えない場合があった。

上述した例ではＰＷＭパルスのデユーティ比の変更時刻
が遅延する欠点について説明したが、ＢＲＭ周期より短
い頻度でデユーティ比を変更できないという欠点もある
。ＶＴＲ装置においてコマ送りモードのときは、キャプ
スタンモータを数１００［μｓｅｃ］の間隔で間欠運転
をする場合がある。このような応用は従来のＢＲＭ付き
ＰＷＭでは実現不可能であった。

〔発明が解決しようとする課題〕

上述した従来のＢＲＭ付きＰＷＭ回路は、ＢＲＭ周期に
同期してＰＷＭパルスのデユーティ比を変更するように
なっているので、デユーティ比を即座に変更できないと
いう欠点がある。

〔課題を解決するための手段〕

本発明に係るＰＷＭ回路は、ディジタル値を上位所定桁
の第１のディジタル値と前記ディジタル値から前記上位
所定桁を除いた第２のディジタル値とに分割し、前記第
１のディジタル値をＰＷＭ方式によって第１のパルス列
に変換し、前記第２のディジタル値で前記第１のパルス
列を変調した第２のパルス列を生成し、前記第２のディ
ジタル値のビット数をべき数とする２のべき乗周期の前
記第２のパルス列のパルス幅の積算が、前記ディジタル
値と一意に対応するように構成したＰＷＭ回路において
、前記ディジタル値を保持するモジュロレジスタと、前
記第１のパルス列の周期と同一の周期を有する第１のタ
イミング信号を発生する第１のタイミング回路と、前記
第１のパルス列の周期に前記第２のディジタル値をビッ
ト数をべき数とする２のべき乗を乗じた時間を周期とす
る第２のタイミング信号を発生する第２のタイミング回
路と、前記第１のタイミング信号と前記第２のタイミン
グ信号のいず九か一方を選択する選択回路とを有し、前
記選択回路が前記第１のタイミング信号を選択している
ときは前記第１のタイミング信号に同期して前記モジュ
ロレジスタのデータ変更を行い、前記選択回路が前記第
２のタイミング信号を選択しているときは前記第２のタ
イミング信号に同期して前記モジュロレジスタのデータ
変更を行うという特徴を有している。

〔実施例〕

以下、図面により本発明を説明する。

第１図は本発明の一実施例のブロック図である。

タイミング回路１１は主パルスの周期に同期してパルス
を出力する回路である。切換回路１２はりイミング回路
１１の出力とタイミング回路１０６の出力のいずれか一
方を選択しりロード制御線１０７に出力する。リロード
制御回路１１と切換回路１２以外の構成要素は従来例と
同じであるから説明を省略する。

次に動作を説明する。切換回路１２がタイミング回路１
０６の出力を選択しているときの動作は従来例と同じで
あるから説明を省略する。切換回路１２がタイミング回
路１１の出力を選択しているときの動作を第２図のタイ
ミング図を参照して説明する。

リロード制御線１０７にはＰＷＭパルスの周期に同期し
たパルスを出力している。従って１２ビツトモジユロレ
ジスタ１０５の内容を変更すると、その次のＰＷＭパル
スからデユーティ比が変化する。この場合１２ビツトモ
ジユロレジスタ１０５の変更タイミングから、ＰＷＭパ
ルスのデユーティ比変化タイミングまでの遅延は主パル
ス１周期分未満となる。ＰＷＭ回路の動作クロックが６
　［ＭＨｚ］の場合の遅延時間Ｔ　Ｄａｍｘはであり、
従来例の１／１６の遅延時間で済む。

またデユーティ比の変更は主パルス１周期ごとに可能で
ある。

ここで第２図において、デユーティ比１に対するＢＲＭ
パルス付加制御（１）を途中で打ち切っているため、デ
ユーティ比変更前後のＰＷＭパルスは分解能が１２ビツ
トを下回ることになるが、ＢＲＭ付きＰＷＭ回路の原理
上、主パルスの分解能（８ビツト）を下回ることはない
。ＶＴＲ装置のキャプスタンモータの制御において、フ
ァインスロー時の開ループ制御やコマ送り時の間欠動作
のときは分解能８ビツトで十分である。従って本実施例
でファインスローやコマ送りの制御が可能である。

一方サーボ制御のように常に１２ビツトの分解能が必要
なときは、タイミング回路１０６を選択するよう切換回
路１２を設定すればよい。

従って本発明のＢＲＭ付きＰＷＭ回路においては、高周
波数高分解能の特徴を失うことなく、高速のデユーティ
比変更を実現することができる。

このようにするために必要な追加ハードウェアはタイミ
ング回路１１と切換回路１２だけであり、従来のＢＲＭ
付きＰＷＭ回路に比べて回路規模が大幅に増加すること
はない。

〔発明の効果〕

以上説明したように本発明は、ＢＲＭ付きＰＷＭ回路の
デユーティ比変更タイミングを選択できるようにするこ
とにより、高速にデユーティ比を変更できる効果がある
。分解能８ビツトの主パルスに４ビツトのＢＲＭパルス
を付加する標準的なりＲＭ付きＰＷＭ回路の場合、本発
明におけるデユーティ比変更時の遅延時間は従来例の１
／１６に短縮でき、極めて大きい効果が得られる。

動作タイミングチャートである。

１１・・・・・・タイミング回路、１２・・・・・・切
換回路、１０１・・・・・・ＰＷＭ回路、１０２・・・
・・・主パルス信号線、１０３・・・・・・ＢＲＭパル
ス付加回路、１０４・・・・・・ＰＷＭパルス出力線、
１０５・・・・・・１２ビツトモジユロレジスタ、１０
６・・・・・・タイミング回路、１０７・・・・・・リ
ロード制御線。

代理人　弁理士　　内　原　　　晋

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. ディジタル値を上位所定桁の第１のディジタル値と前記
   ディジタル値から前記上位所定桁を除いた第２のディジ
   タル値とに分割し、前記第１のディジタル値をパルス幅
   変調方式によって第１のパルス列に変換し、前記第２の
   ディジタル値で前記第１のパルス列を変調した第２のパ
   ルス列を生成し、前記第２のディジタル値のビット数を
   べき数とする２のべき乗周期の前記第２のパルス列のパ
   ルス幅の積算が、前記ディジタル値と一意に対応するよ
   うに構成したパルス幅変調回路において、前記ディジタ
   ル値を保持するモジュロレジスタと、前記第１のパルス
   列の周期と同一の周期を有する第１のタイミング信号を
   発生する第１のタイミング回路と、前記第１のパルス列
   の周期に、前記第２のディジタル値のビット数をべき数
   とする２のべき乗を乗じた時間を周期とする第２のタイ
   ミング信号を発生する第２のタイミング回路と、前記第
   １のタイミング信号と前記第２のタイミング信号のいず
   れか一方を選択する選択回路とを有し、前記選択回路が
   前記第１のタイミング信号を選択しているときは前記第
   １のタイミング信号に同期して前記モジュロレジスタの
   データ変更を行い、前記選択回路が前記第２のタイミン
   グ信号を選択しているときは前記第２のタイミング信号
   に同期して前記モジュロレジスタのデータ変更を行うこ
   とを特徴とするパルス幅変調回路。