JPH0515531U - チヤタリング処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 一定の安定した出力応答時間が得られ、集積
回路化による小型化も可能なチャタリング処理回路を提
供することを目的とする。 【構成】 シフトレジスタ１１が、入力信号の状態を所
定のクロック信号で順次取り込むと共に、該取り込んだ
状態を順次シフトして複数の出力から出力する。論理回
路１２が、シフトレジスタの複数の出力の状態を入力
し、この入力した状態が全てＬレベル及びＨレベルとな
ったときにそれぞれ信号を出力する。保持手段１３が、
論理回路が出力する信号に応じて入力信号の状態を取り
込み保持し、この保持した状態を出力する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、入力信号に含まれるチャタリングを吸収してチャタリングのない信 号を出力するチャタリング処理回路に関するものである。

【０００２】

【従来の技術】

この種のチャタリング回路は、スイッチ信号などのチャタリングを有する信号 により後段の回路などが誤動作するのを防止するために、従来より使用されてい る。図３はこのようなチャタリング処理回路の従来例を示し、同図において、１ は入力端子ＩＮに入力される入力信号を反転して出力するインバータ、２は抵抗 Ｒ及びコンデンサＣからなり、インバータ１の出力信号を積分する積分回路、３ は積分回路２の出力信号を反転して出力端子ＯＵＴに出力するインバータである 。

【０００３】 以上の構成において、その動作を各部の波形を示す図４のタイミングチャート を参照して以下説明する。今、入力端子ＩＮに図４（ａ）に示すようにその立上 りと立下りにおいてチャタリングを有する信号が入力されたとする。この入力信 号はインバータ１によって反転され、インバータ１の出力には、図４（ｂ）に示 すようにこれを反転した信号が出力される。この反転信号は積分回路２でフィル タリング（積分）される。積分回路２の出力は、同図（ｂ）に示すように時定数 ＣＲで立下がり、これがインバータ３に入力される。

【０００４】 インバータ３は所定の入力スレッショルド電圧Ｖ_thを有し、入力端子ＩＮに入 力される信号の立上り時のチャタリング期間では、積分回路２の出力はスレッシ ョルド電圧Ｖ_thまで低下しない。このため、出力端子ＯＵＴに出力されるインバ ータ３の出力信号の波形は、同図（ｃ）に示すように、Ｌレベルを維持している 。

【０００５】 そして、入力端子ＩＮに入力される信号が立ち上がってから所定時間経過し、 積分回路２の出力信号が入力スレッショルド電圧Ｖ_thまで低下すると、インバー タ３がＬからＨレベルに反転し、このことにより、インバータ３の出力である出 力端子ＯＵＴには、入力端子ＩＮに入力さた信号の立上りのチャタリングを吸収 した信号が出力される。

【０００６】 また、入力端子ＩＮに入力された信号が立下ったときには、積分回路２の出力 信号は同図（ｂ）に示すように時定数ＣＲで立上り、入力スレッショルド電圧Ｖ _th 以上になるとインバータ３がＨからＬレベルに反転するため、入力端子ＩＮに 入力された信号の立下りのチャタリングも吸収される。なお、図３のインバータ １，３に代えて、信号極性などに応じてバッファＩＣやゲートＩＣなどを用いて 構成する場合もある。

【０００７】

【考案が解決しようとする課題】

上述の従来の回路においては、インバータ１，３には、低消費電力化のために ＣＭＯＳＩＣが一般に使用されるが、このＣＭＯＳＩＣにより図３のチャタリン グ処理回路を構成したとき、インバータ３の入力スレッショルド電圧Ｖ_thは、Ｃ ＭＯＳＩＣ内の素子毎にその値にバラツキがあるため、図４の入力スレッショル ド電圧Ｖ_thは回路毎に相違した値となり、入力端子ＩＮに入力された信号に応じ て出力端子ＯＵＴに信号を出力するまでの遅延時間、すなわち応答遅延時間が、 回路（製品）毎にバラつくようになる。

【０００８】 このような応答時間のバラツキは、チャタリング吸収効果の観点から見ると、 種々の問題を生起する。

【０００９】 例えば、入力スレッショルド電圧Ｖ_thが高いときには、インバータ１の出力で ある図４（ｂ）に示す信号がＨからＬレベルとなるときの応答時間が短かくなっ てチャタリング吸収効果が小さくなる。一方、ＬからＨレベルとなるときの応答 時間が長くなってチャタリング吸収効果が大きくなるものの、入力端子ＩＮへの 信号としてスイッチ信号を入力したときには、応答時間遅れによる操作上の違和 感が生じる。

【００１０】 これとは逆に、入力スレッショルド電圧Ｖ_thが低いときには、インバータ１の 出力信号がＨからＬレベルになるときの応答時間が長くなって操作上の違和感が 生じやすく、一方ＬからＨレベルになるときの応答時間は短くなりチャタリング 吸収効果が小さくなる。

【００１１】 また、抵抗ＲやコンデンサＣの各定数値のバラツキも積分回路２の時定数のバ ラツキをもたらし、積分回路２の出力波形を変化させるため、応答時間のバラツ キを更に大きなものにする。

【００１２】 更に、機器や電子回路スペ−スの小型化のためにゲートアレイなどで集積回路 化を図ろうとしても、抵抗ＲやコンデンサＣを含んでいるため、これらの部品（ 特にコンデンサＣ）は集積回路内に組み込むことが困難であるため、外付部品に しなければならず、ＩＣパッケージには外付部品接続用の端子が必要となる。入 力信号が複数の場合には各々の入力信号毎に外付部品接続用端子が必要となり、 集積回路の所要端子数が増大してＩＣパッケージが大型化しなければならなくな る。

【００１３】 以上要するに、従来の回路では、素子のバラツキによる応答遅延時間のバラツ キが大きいため、チャタリング吸収効果が不充分になったり、操作感を損なうと いう問題があり、また、集積回路化する場合に端子数が増加してしまうためＩＣ パッケージが大きくなってしまうといった問題があった。

【００１４】 よって本考案は、上述した従来の問題点に鑑み、一定の安定した出力応答時間 が得られ、集積回路化による小型化も可能なチャタリング処理回路を提供するこ とを課題としている。

【００１５】

【課題を解決するための手段】

上記課題を解決するため本考案により成されたチャタリング処理回路は、入力 信号に含まれるチャタリングを吸収してチャタリングのない信号を出力するチャ タリング処理回路であって、前記入力信号の状態を所定のクロック信号で順次取 り込むと共に、該取り込んだ状態を順次シフトして複数の出力から出力するシフ トレジスタと、該シフトレジスタの前記複数の出力の状態を入力し、該入力した 状態が全てＬレベル及びＨレベルとなったときにそれぞれ信号を出力する論理回 路と、該論理回路が出力する信号に応じて前記入力信号の状態を取り込み保持し 、該保持した状態を出力する保持手段とを備えることを特徴としている。

【００１６】

【作用】

以上の構成において、シフトレジスタは、クロック信号により駆動され、入力 信号の状態を取り込んで複数の出力に順次出力する。論理回路は、シフトレジス タが出力する状態を入力し、複数の出力の全ての状態がＬレベル及びＨレベルと なったときそれぞれ信号を出力する。そして、保持手段は、論理回路が出力する 信号に応じて入力信号の状態を取り込み保持して出力する。

【００１７】 これにより、入力信号の立上り或いは立下り時にチャタリングが発生しても、 論理回路はシフトレジスタの全ての出力がＬレベル及びＨレベルとなったときの み信号を出力するので、保持手段には、入力信号の状態が所定時間（シフトレジ スタの複数の出力に全て出力が発生する時間）以上継続して安定した後に、入力 信号の状態を取り込み保持され、その出力にチャタリングの吸収された信号が出 力される。

【００１８】

【実施例】

以下、本考案の実施例を図面に基づいて説明する。図１は本考案によるチャタ リング処理回路の一実施例を示す図であり、同図において、１１は入力端子ＩＮ に入力される信号がＤ（データ）入力に、クロック信号がＣＫ（クロック）入力 にそれぞれ入力されるシフトレジスタ、１２はシフトレジスタ１１の複数の出力 Ｑ₁ ，Ｑ₂ …Ｑ_n が入力される論理回路である。

【００１９】 論理回路１２は複数の出力Ｑ₁ ，Ｑ₂ …Ｑ_n が入力されるＡＮＤゲート１２ａ 及びＮＯＲゲート１２ｂと、２つのゲート１２ａ及び１２ｂの出力が入力される ＯＲゲート１２ｃを有する。

【００２０】 また、１３は入力端子ＩＮに入力される信号がＤ（データ）入力に、ＯＲゲー ト１２ｃの出力がＣ（クロック）入力にそれぞれ入力されるＤ形フリップフロッ プ（Ｆ／Ｆ）である。シフトレジスタ１１はＣＫ入力に供給されるクロック信号 ＣＫによって駆動され、また入力端子ＩＮに入力される信号はシフトレジスタ１ １とＤ形フリップフロップ１３のＤ入力に同時に入力される。

【００２１】 以上の構成において、その動作を各部の状態を示す図２のタイミングチャート を参照して以下説明する。なお、以下の説明においては、シフトレジスタ１１の 出力端子数を４（ｎ＝４）としているが、この出力数は任意であってもよい。

【００２２】 シフトレジスタ１１に入力された図２（ａ）の入力信号は、図２（ｂ）に示す クロック信号のＬからＨレベルになるタイミングで順次シフトされ、シフトレジ スタ１１の出力Ｑ₁ 〜Ｑ₄ に順次出力される。これらの出力は論理回路１２のＡ ＮＤゲート１２ａに入力され、ＡＮＤゲート１２ａは、ｎ個（図２ではｎ＝４） のシフトレジスタ１１の出力が全てＨレベルとなったときのみ、その出力がＨレ ベルとなる。すなわち、同図（ｃ）に示すＡＮＤゲート１２ａの出力信号は、入 力端子ＩＮに入力された信号がクロック信号のｎ回分の時間以上継続してＨレベ ルとなった状態で、Ｈレベルとなる。

【００２３】 同様に、シフトレジスタ１１の出力Ｑ₁ 〜Ｑ₄ はＮＯＲゲート１２ｂにも入力 され、シフトレジスタ１１のｎ個の出力が全てＬレベルとなったときのみ、その 出力がＨレベルとなる。すなわち、図２（ｄ）に示すＮＯＲゲート１２ｂの出力 信号は、入力端子ＩＮに入力された信号がクロック信号のｎ回分の時間以上継続 してＬレベルとなった状態で、Ｈレベルとなる。

【００２４】 また、図２（ｅ）は、ＡＮＤゲート１２ａとＮＯＲゲート１２ｂの論理和を出 力するＯＲゲート１２ｃの出力信号を示し、この出力信号は、入力端子ＩＮに入 力された信号がクロック信号のｎ回分の時間以上継続してＨレベルまたはＬレベ ルとなった状態で、Ｈレベルとなる。すなわち、入力端子ＩＮに入力された信号 が所定時間（クロック信号のｎ回分の時間）以上、安定状態を継続したときにＨ レベルとなる。

【００２５】 上記ＯＲゲート１２ｃの出力信号は、Ｄ形フリップフロップ１３のＣ入力にク ロック信号として入力される。Ｄ形フリップフロップ１３は、例えばＣ入力に入 力される信号の立上りエッジ（ＬからＨレベルになる時点）でそのときのＤ入力 に入力されている状態、すなわち入力端子ＩＮに入力された信号を取り込んで出 力Ｑに出力する。つまり、Ｄ形フリップフロップ１３のＣ入力に入力されるクロ ック信号は、入力端子ＩＮに入力された信号の状態が所定時間以上継続して安定 している状態の後に、ＬからＨレベルとなるため、図４（ｆ）に示すように、Ｄ 形フリップフロップ１３のＱ出力には、入力端子ＩＮに入力された信号が安定し た後のその状態を出力することになる。

【００２６】 以上から明らかなように、Ｄ形フリップフロップ１３は、シフトレジスタ１１ の複数の出力の状態を入力し、この入力した状態が全てＬレベル及びＨレベルと なったときに論理回路１２がそれぞれ出力する立上り信号及び立下がり信号に応 じて入力信号の状態を取り込み保持し、該保持した状態を出力する保持手段とし て働く。

【００２７】 次に、本考案の実施例におけるチャタリング吸収効果について説明する。図２ のタイミングチャートにおいて、Ａ部は、入力端子ＩＮに入力された信号が立上 ってから安定的にＨレベルとなった後に、出力ＱがＨレベルとなることを示して いる。また、Ｂ部は、入力端子ＩＮに入力された信号が立下ってから安定的にＬ レベルとなった後に、出力ＱがＬレベルとなることを示している。一方、Ｃ部や Ｄ部は、入力端子ＩＮに入力された信号が短時間に変動する異常変化を示し、こ のような状態では、出力Ｑは変化せずに元の状態を保持する。

【００２８】 以上の動作説明より明らかなように、入力端子ＩＮに入力された信号に対する 出力Ｑの出力信号の応答時間は、クロック信号の周期とシフトレジスタ１１の出 力数ｎによって設定される。従って、従来例のように素子毎に生じる入力スレッ ショルド電圧Ｖ_thのバラツキには左右されない。よって、入力端子ＩＮに入力さ れた信号がスイッチ信号などであったとしても、クロック信号の周期とシフトレ ジスタ１１の出力数ｎを適当に設定することにより、操作上の違和感も解消され る。また、図１の回路は全てＣＭＯＳやＴＴＬ素子で構成できるので、集積回路 化が容易であり、外付部品用の端子も不要となる。

【００２９】 なお図１の実施例では、Ｄ形フリップフロップ１３は、Ｃ入力に入力されるク ロック信号の立上りエッジで動作するようにしたが、立下りエッジ（ＨからＬレ ベルになる時点）で動作するようにしてもよく、この場合には、論理回路１２の ＯＲゲート１２ｃをＮＯＲゲートに置き換えればよい。

【００３０】

【考案の効果】

以上説明したように本考案によれば、入力信号の立上り或いは立下り時にチャ タリングが発生しても、論理回路はシフトレジスタの全ての出力がＬレベル及び Ｈレベルとなったときのみ信号を出力するので、保持手段には、入力信号の状態 が所定時間（シフトレジスタの複数の出力に全て同一レベルの出力が発生する時 間）以上継続して安定した後に、入力信号の状態を取り込み保持され、その出力 にチャタリングの吸収された信号が出力される。

【００３１】 従って、チャタリングやノイズ等による入力信号の異常変化があった場合に、 これを吸収して出力するまでの時間は、クロック信号の周期とシフトレジスタの 出力数のみによって決まり、一定の安定した出力応答時間が得られ、また集積回 路化の際に外付部品も必要ないので小型化を図ることができる。

【図面の簡単な説明】

【図１】本考案によるチャタリング処理回路の一実施例
を示す図である。

【図２】図１中の各部の波形を示すタイミングチャート
である。

【図３】従来のチャタリング処理回路の一例を示す図で
ある。

【図４】図３中の各部の波形を示すタイミングチャート
である。

【符号の説明】

１１ シフトレジスタ １２ 論理回路 １２ａ ＡＮＤゲート １２ｂ ＮＯＲゲート １２ｃ ＯＲゲート １３ Ｄ形フリップフロップ（保持手段）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力信号に含まれるチャタリングを吸収
   してチャタリングのない信号を出力するチャタリング処
   理回路において、 前記入力信号の状態を所定のクロック信号で順次取り込
   むと共に、該取り込んだ状態を順次シフトして複数の出
   力から出力するシフトレジスタと、 該シフトレジスタの前記複数の出力の状態を入力し、該
   入力した状態が全てＬレベル及びＨレベルとなったとき
   にそれぞれ信号を出力する論理回路と、 該論理回路が出力する信号に応じて前記入力信号の状態
   を取り込み保持し、該保持した状態を出力する保持手段
   とを備えることを特徴とするチャタリング処理回路。