JPS5856172A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS5856172A JPS5856172A JP15524681A JP15524681A JPS5856172A JP S5856172 A JPS5856172 A JP S5856172A JP 15524681 A JP15524681 A JP 15524681A JP 15524681 A JP15524681 A JP 15524681A JP S5856172 A JPS5856172 A JP S5856172A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- data processing
- multiplexer circuit
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理システムに関し、特に入出力デー
タポートのデータ幅の異なる複数のデータ処理ユニット
を組合わせてマルチプロセッシングシステムを構成し、
共通の外部データバスによりメ毫すを共用するようにし
たデータ処理システムに関する。
タポートのデータ幅の異なる複数のデータ処理ユニット
を組合わせてマルチプロセッシングシステムを構成し、
共通の外部データバスによりメ毫すを共用するようにし
たデータ処理システムに関する。
従来、例えばマイクロプロセッサ等を使用してマルチプ
ロセッシングシステムを構成する場合、データ幅が１バ
イトあるいは２バイトのマスクとなるデータ処理ユニッ
ト群およびスレーブとなるメ毎すおよびＩ１０装置等の
データ処理ユニット群を共通バスによりて接続すゐこと
により、マルチプロセッシングシステムを構成するよう
にしていた。このような１ルチプロセツシングシステム
の構成例を第１図に示す。第１図において、ＭＰＵ０．
ＭＰＵ１はｉイクロプロセッサユニットであシ、該ＭＰ
Ｕ０ 、ＭＰＵＩとメモリ、Ｉ１０装置間は制御信号パ
ス、アドレスバス、データバスによって接続されている
。そして、一般に、ＭＰＵ０゜ＭＰＵＩ、メモリおよび
工／Φ装置は、その入出力データボートのパス幅が同一
である。
ロセッシングシステムを構成する場合、データ幅が１バ
イトあるいは２バイトのマスクとなるデータ処理ユニッ
ト群およびスレーブとなるメ毎すおよびＩ１０装置等の
データ処理ユニット群を共通バスによりて接続すゐこと
により、マルチプロセッシングシステムを構成するよう
にしていた。このような１ルチプロセツシングシステム
の構成例を第１図に示す。第１図において、ＭＰＵ０．
ＭＰＵ１はｉイクロプロセッサユニットであシ、該ＭＰ
Ｕ０ 、ＭＰＵＩとメモリ、Ｉ１０装置間は制御信号パ
ス、アドレスバス、データバスによって接続されている
。そして、一般に、ＭＰＵ０゜ＭＰＵＩ、メモリおよび
工／Φ装置は、その入出力データボートのパス幅が同一
である。
ところで、データ幅の異なるデータ処理ユニット群がイ
ンタフェース部を伴なわず直接、他のデータ処理ユニッ
ト群とデータ転送を行なうマルチプロセッサシステムは
、従来においては存在していなかりた。一方、近年にお
いては、ビット幅の異なる各種のマイクロプロセッサが
製造されており、種々の要因からこれらのビット幅の異
なるマイクはプロセッサを組合わせてマルチプロセッサ
システムを構成したいという要望が出されている。
ンタフェース部を伴なわず直接、他のデータ処理ユニッ
ト群とデータ転送を行なうマルチプロセッサシステムは
、従来においては存在していなかりた。一方、近年にお
いては、ビット幅の異なる各種のマイクロプロセッサが
製造されており、種々の要因からこれらのビット幅の異
なるマイクはプロセッサを組合わせてマルチプロセッサ
システムを構成したいという要望が出されている。
たとえば、あるマイクロプロセッサを使用して、当初シ
ングルプロセッサシステムを構成したが、後に、別の機
能の付加が必要となりそのためには当初のマイクロプロ
セッサとは異なるビット幅を有するマイクロプロセッサ
の使用が要求されるような場合である。そのような場合
、しいてマルチプロセッサシステムを構成しようとする
と、特別なアダプタ回路が必要となシ、構成が複雑かつ
金物量も多くなるという欠点を生じていた。
ングルプロセッサシステムを構成したが、後に、別の機
能の付加が必要となりそのためには当初のマイクロプロ
セッサとは異なるビット幅を有するマイクロプロセッサ
の使用が要求されるような場合である。そのような場合
、しいてマルチプロセッサシステムを構成しようとする
と、特別なアダプタ回路が必要となシ、構成が複雑かつ
金物量も多くなるという欠点を生じていた。
本発明は、上記問題点を解決し、データ幅の異なる複数
のデータ処理ユニット群からなるマルチプロセッシング
システムを容易に構成できるようにすることを目的とし
、そしてそのため本発明は共通に使用される外部データ
バスとの間の入出力データボートのデータ幅が互いに異
なる複数のデータ処理ユニットをそなえるとともに、上
記外部データバスのパス幅よルも小さいデータ幅の入出
力データボートを有するデータ処理ユニット内にマルチ
プレクサ回路をそなえ、さらに上記外部データバスに接
続されるメモリの制御部にリード・モディファイ・ライ
ト機能を有するマルチプレクサ回路をそなえ、上記外部
データバスのパス幅よりも小さいデータ幅の入出力ボー
トを有するデータ処理ユニットが上記メモリへの読出し
動作を実行するとき、当該データ処理ユニット内のマル
チプレクサ回路を使用してデータを読み取り、当該デー
タ処理ユニットが上記メモリへ書込み動作を実行すると
き上記メモリ制御部内のマルチプレクサ回路を使用しリ
ード・モディファイ・ライト動作によりデータを書込む
ようにしたことを特徴とする。
のデータ処理ユニット群からなるマルチプロセッシング
システムを容易に構成できるようにすることを目的とし
、そしてそのため本発明は共通に使用される外部データ
バスとの間の入出力データボートのデータ幅が互いに異
なる複数のデータ処理ユニットをそなえるとともに、上
記外部データバスのパス幅よルも小さいデータ幅の入出
力データボートを有するデータ処理ユニット内にマルチ
プレクサ回路をそなえ、さらに上記外部データバスに接
続されるメモリの制御部にリード・モディファイ・ライ
ト機能を有するマルチプレクサ回路をそなえ、上記外部
データバスのパス幅よりも小さいデータ幅の入出力ボー
トを有するデータ処理ユニットが上記メモリへの読出し
動作を実行するとき、当該データ処理ユニット内のマル
チプレクサ回路を使用してデータを読み取り、当該デー
タ処理ユニットが上記メモリへ書込み動作を実行すると
き上記メモリ制御部内のマルチプレクサ回路を使用しリ
ード・モディファイ・ライト動作によりデータを書込む
ようにしたことを特徴とする。
以下本発明を図面によシ説明する。
第２図は本発明による実施例のマルチプロセッシングシ
ステムのプ胃ツタ図であり、図中、１は入出力データボ
ートのデータ幅がｌバイトのマイクロプロセッサユニッ
ト、２に入出力データボートのデータ幅が２バイトのマ
イクロプロセッサユニット、３はメモリ、４はメモリコ
ントロール部、５はマイタ費プロセッサユニットＩＫも
うけられるマルチプレクサ回路、６はメモリコントロー
ル部４に４うけられるリード・モディファイ・ライト機
能を有するマルチプレクサ回路、γは共通パス（システ
ムパス）であり２バイトの幅を有するものである。彦お
、Ｉ／６装置の図示は省略しである。
ステムのプ胃ツタ図であり、図中、１は入出力データボ
ートのデータ幅がｌバイトのマイクロプロセッサユニッ
ト、２に入出力データボートのデータ幅が２バイトのマ
イクロプロセッサユニット、３はメモリ、４はメモリコ
ントロール部、５はマイタ費プロセッサユニットＩＫも
うけられるマルチプレクサ回路、６はメモリコントロー
ル部４に４うけられるリード・モディファイ・ライト機
能を有するマルチプレクサ回路、γは共通パス（システ
ムパス）であり２バイトの幅を有するものである。彦お
、Ｉ／６装置の図示は省略しである。
第３図は、実施例におけるマルチプレクサ回路５の１ビ
ット分の構成図であり、図中、１０はトライ・ステート
・ゲー）、１１と１２は受信バッファゲート、１３はノ
ットゲート、１４と１５はアンドゲート、１６はオアゲ
ート、ＤＯＯＯは第Ｏビット目の出力データ線、ＤｉＱ
Ｑは第０ビツト目の入力データ線、ＣＢＯＯとＣＢＯＢ
は外部データバス中の第Ｏビット目と第８ビツト目をそ
れぞれ示している。外部データバスはＣＢｏｏ−ＣＢＯ
７からなる第１バイト目の情報線と、ＣＢＯ３〜ＣＢ１
５からなる第２バイト目の情報線があシ、第３図図示の
回路は、第Ｏビット目のデータに関するものであるため
、上記第１バイト目の頭のＣＢＯＯビットと、上記第２
バイト目の頭の応するマルチプレス回路に関しては、Ｃ
ＢＯＩとＣＢＯ９が接続されるよう構成されている。
ット分の構成図であり、図中、１０はトライ・ステート
・ゲー）、１１と１２は受信バッファゲート、１３はノ
ットゲート、１４と１５はアンドゲート、１６はオアゲ
ート、ＤＯＯＯは第Ｏビット目の出力データ線、ＤｉＱ
Ｑは第０ビツト目の入力データ線、ＣＢＯＯとＣＢＯＢ
は外部データバス中の第Ｏビット目と第８ビツト目をそ
れぞれ示している。外部データバスはＣＢｏｏ−ＣＢＯ
７からなる第１バイト目の情報線と、ＣＢＯ３〜ＣＢ１
５からなる第２バイト目の情報線があシ、第３図図示の
回路は、第Ｏビット目のデータに関するものであるため
、上記第１バイト目の頭のＣＢＯＯビットと、上記第２
バイト目の頭の応するマルチプレス回路に関しては、Ｃ
ＢＯＩとＣＢＯ９が接続されるよう構成されている。
実施例の動作は以下の通シである。
（１） マイクロプロセッサユニツ） ２ （ＭＰＵ
Ｉ ）からのメモリアクセス動作の場合。
Ｉ ）からのメモリアクセス動作の場合。
この場合、マイクロプロセッサユニット２の入出力ボー
トのデータ幅と、共通パス７、メモリコントレール部４
１メモリ３のデータ幅がそれぞれ同一であるため、従来
通シの通常の読出し／書込み動作が行なわれる。
トのデータ幅と、共通パス７、メモリコントレール部４
１メモリ３のデータ幅がそれぞれ同一であるため、従来
通シの通常の読出し／書込み動作が行なわれる。
（２１マイクロプロセッサユニツ） １ （ＭＰＵＯ＞
からのメモリ読出し動作の場合。
からのメモリ読出し動作の場合。
メモリ読出し動作の場合、メモリ側からは２バイトが読
出されてくるため、マイクロプロセッサユニット１内の
マルチプレクサ回路５にていずれか一方のバイトを取り
込むようにする。
出されてくるため、マイクロプロセッサユニット１内の
マルチプレクサ回路５にていずれか一方のバイトを取り
込むようにする。
例えば、下位のＣＢＯＯ−ＣＢＯ７を取り込む場合には
、図示しないアドレス情報により第３図図示のデータ選
択信号が１１′″とされ、アンドゲート１４が開きアン
ドゲート１５が閉じ、ＣＢＯＯ〜ＣＢＯ７側がマイクロ
プロセッサユニットｌ内に取り込まれる。また、上位の
ＣＢＯ３〜ＣＢ１５を取り込む場合には、図示しないア
ドレス情報によシ第３図図示のデータ選択信号が”０″
とされ、アンドゲート１４が閉じ、アンドゲート１５が
開き、ＣＢＯ３〜ＣＢ１５側がＴイクロプロセッサユニ
ットｌ内圧取シ込まれる。
、図示しないアドレス情報により第３図図示のデータ選
択信号が１１′″とされ、アンドゲート１４が開きアン
ドゲート１５が閉じ、ＣＢＯＯ〜ＣＢＯ７側がマイクロ
プロセッサユニットｌ内に取り込まれる。また、上位の
ＣＢＯ３〜ＣＢ１５を取り込む場合には、図示しないア
ドレス情報によシ第３図図示のデータ選択信号が”０″
とされ、アンドゲート１４が閉じ、アンドゲート１５が
開き、ＣＢＯ３〜ＣＢ１５側がＴイクロプロセッサユニ
ットｌ内圧取シ込まれる。
なお、マイクロプロセッサユニツト１（ＭＰＵｏ ）か
らのメモリ読出し動作の場合、第３図図示ＴｒＩ ５
ｔａｔｅ （）ライ・ステート）コントロール信号の制
御により、トライ・ステート・ゲート１０の出力は高イ
ンピーダンス状態に保持され、図示ＤＯＯＯ信号が共通
パスに出力されないようにされている。
らのメモリ読出し動作の場合、第３図図示ＴｒＩ ５
ｔａｔｅ （）ライ・ステート）コントロール信号の制
御により、トライ・ステート・ゲート１０の出力は高イ
ンピーダンス状態に保持され、図示ＤＯＯＯ信号が共通
パスに出力されないようにされている。
（３） マイクロプロセッサユニｙ ） １ （ＭＰ
ＵＱ ）からのメモリ書込み動作の場合。
ＵＱ ）からのメモリ書込み動作の場合。
書込み動作時においては第３図図示Ｔｒｌ ８１１ｔｅ
（）？（・ステート）コントロール信号の制御により、
トライ・ステート・ゲート１０が導通状態となり、書込
みデータＤＯＯＯ−Ｄ００７の１バイトは共通パスの内
ＣＢＧＯ−ＣＢ０７によりメモリコントロール部４へ転
送される。
（）？（・ステート）コントロール信号の制御により、
トライ・ステート・ゲート１０が導通状態となり、書込
みデータＤＯＯＯ−Ｄ００７の１バイトは共通パスの内
ＣＢＧＯ−ＣＢ０７によりメモリコントロール部４へ転
送される。
ここで、メモリコントロール部４は、リード・アフタ・
ライトモードで動作を行なう。すなわち、メモリ３から
２バイトデータを読出し、そのｉｔ変更されずに再書込
みされるべき１バイトデータと、マイタツブ四セッサエ
エット１（ＭＰＵＯ）から送出されてきた書込まれるべ
き１バイトデータとが、リード・モディファイ・ライト
機能を有するマルチプレクサ回路６によって合成され、
しかる後、メモリ３に書込まれる。このとき、変更され
るバイトは、マイクロプロセッサユニットｌ （ＭＰＵ
Ｏ）から送出されるアドレス情報によって決定される。
ライトモードで動作を行なう。すなわち、メモリ３から
２バイトデータを読出し、そのｉｔ変更されずに再書込
みされるべき１バイトデータと、マイタツブ四セッサエ
エット１（ＭＰＵＯ）から送出されてきた書込まれるべ
き１バイトデータとが、リード・モディファイ・ライト
機能を有するマルチプレクサ回路６によって合成され、
しかる後、メモリ３に書込まれる。このとき、変更され
るバイトは、マイクロプロセッサユニットｌ （ＭＰＵ
Ｏ）から送出されるアドレス情報によって決定される。
なお、転送データの信頼性を高めるためには、パス上に
パリティビットをそなえ、マイクロプロセッサユニット
１．２とメモリコントロール部４の双方に／リティチェ
ック回路をもうけ、転送データに付随するパリティをチ
ェックするようＫするればよい。
パリティビットをそなえ、マイクロプロセッサユニット
１．２とメモリコントロール部４の双方に／リティチェ
ック回路をもうけ、転送データに付随するパリティをチ
ェックするようＫするればよい。
さらＫｔた、メモリ３のデータの信頼性を高めるために
は、誤り訂正回路部をもうけるようにすればよく、この
場合、誤り訂正回路部をメモリコントロール部４にもう
ける方法と、マイクロプロセッサユニット１，２何にも
うける方法とが考えられ、必要に応じていずれかの方法
を採用することが可能である。
は、誤り訂正回路部をもうけるようにすればよく、この
場合、誤り訂正回路部をメモリコントロール部４にもう
ける方法と、マイクロプロセッサユニット１，２何にも
うける方法とが考えられ、必要に応じていずれかの方法
を採用することが可能である。
以上説明したように本発明によれば、少量のハードウェ
アを追加するのみで、データ幅の異なる複数のデータ処
理ユニット群からなるマルチプロセッシングシステムを
容易に経済的に構成することができ、その効果は極めて
大である。
アを追加するのみで、データ幅の異なる複数のデータ処
理ユニット群からなるマルチプロセッシングシステムを
容易に経済的に構成することができ、その効果は極めて
大である。
第１図は従来のマルチプロセッシングシステムの構成例
、第２図は本発明による実施例のマルチプロセッシング
システムのブロック図、第３図は実施例におけるマルチ
プレクサ回路の構成図である。 第２図において、１と２はマイクロプロセッサユニット
、３はメモ！Ｊ、４ｔｉメモリコントロール部、５と６
はマルチプレクサ回路、７は共通ノ（スである。 【コー・
、第２図は本発明による実施例のマルチプロセッシング
システムのブロック図、第３図は実施例におけるマルチ
プレクサ回路の構成図である。 第２図において、１と２はマイクロプロセッサユニット
、３はメモ！Ｊ、４ｔｉメモリコントロール部、５と６
はマルチプレクサ回路、７は共通ノ（スである。 【コー・
Claims (1)
- 共通に使用される外部データバスとの間の入出力データ
ポートのデータ幅が互いに異なる複数のデータ処理ユニ
ットをそなえるとと％に１上記外部データバスのパス幅
よシも小さいデータ幅の入出力データボートを有するデ
ータ処通ユニット内にマルチプレクサ回路をそなえ、さ
らに上記外部データバスに接続されるメモリの制御部に
リード・モディファイ・ライ）機能を有する１ルチグレ
クサ回路をそなえ、上記外部データバスのパス幅よりも
小さいデータ幅の入出力ボートを有するデータ処理ユニ
ットが上記メモリへの読出し動作を実行するとき、当該
データ処理ユニット内のマルチプレクサ回路を使用して
データを読取り、当該データ処理ユニットが上記メモリ
へ書込み動作を実行するとき上記メモリ制御部内のマル
チプレクサ回路を使用しリード・モディファイ・ライト
動作によりデータを書込むようにしたことを特徴とする
データ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15524681A JPS5856172A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15524681A JPS5856172A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856172A true JPS5856172A (ja) | 1983-04-02 |
Family
ID=15601720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15524681A Pending JPS5856172A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856172A (ja) |
-
1981
- 1981-09-30 JP JP15524681A patent/JPS5856172A/ja active Pending
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