JPH05175497A - 半導体トランジスタチップ - Google Patents
半導体トランジスタチップInfo
- Publication number
- JPH05175497A JPH05175497A JP34302791A JP34302791A JPH05175497A JP H05175497 A JPH05175497 A JP H05175497A JP 34302791 A JP34302791 A JP 34302791A JP 34302791 A JP34302791 A JP 34302791A JP H05175497 A JPH05175497 A JP H05175497A
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- JP
- Japan
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- transistor
- transistor chip
- chip
- cells
- product
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 出力別にラインナップされたＧａ・Ａｓ・Ｆ
ＥＴに使用するトランジスタチップを一種類のチップで
実現し、マスク数低減及び生産管理効率化を計る。 【構成】 トランジスタチップ上に、ゲート幅の異なる
トランジスタを数個配置し、各々の電極パッドを接続せ
ずに独立して並べた構造。
ＥＴに使用するトランジスタチップを一種類のチップで
実現し、マスク数低減及び生産管理効率化を計る。 【構成】 トランジスタチップ上に、ゲート幅の異なる
トランジスタを数個配置し、各々の電極パッドを接続せ
ずに独立して並べた構造。
Description
【０００１】
【産業上の利用分野】本発明はガリウム・ヒ素電界効果
トランジスタにおける半導体トランジスタチップに関す
る。
トランジスタにおける半導体トランジスタチップに関す
る。
【０００２】
【従来の技術】従来のガリウム・ヒ素電界効果トランジ
スタ（ＧａＡｓ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ：以後ＧａＡｓＦＥＴと称す）は、図３に
示す様に、クシ型構造となっている。電極であるゲー
ト、ソース、ドレインは各々のパッド同士が接続され、
１個のトランジスタが１個のペレット上に形成されてい
る。クシ型構造のトランジスタの出力は、ゲートフィン
ガーの長さ、言い換えればクシの長さが長くなる程、或
いはゲートフィンガーの数（同様にクシの数）が多い程
大きくなるが、高周波特性を考慮しゲートフィンガー長
は１００μｍ程度となっているため、様々な出力の製品
ラインナップのトランジスタチップを作る場合、フィン
ガー数の異なる別々のトランジスタチップを作成してい
た。
スタ（ＧａＡｓ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ：以後ＧａＡｓＦＥＴと称す）は、図３に
示す様に、クシ型構造となっている。電極であるゲー
ト、ソース、ドレインは各々のパッド同士が接続され、
１個のトランジスタが１個のペレット上に形成されてい
る。クシ型構造のトランジスタの出力は、ゲートフィン
ガーの長さ、言い換えればクシの長さが長くなる程、或
いはゲートフィンガーの数（同様にクシの数）が多い程
大きくなるが、高周波特性を考慮しゲートフィンガー長
は１００μｍ程度となっているため、様々な出力の製品
ラインナップのトランジスタチップを作る場合、フィン
ガー数の異なる別々のトランジスタチップを作成してい
た。
【０００３】
【発明が解決しようとする課題】通常マイクロ波帯で使
用するパワートランジスタは少量多品種のものが多く、
ウエハ投入及び製品組立投入の管理が難しいため、トラ
ンジスタチップの不動仕掛り在庫や投入すべきトランジ
スタチップ不足を招き易く、従来のトランジスタチップ
を製品組立する場合、以下の課題を抱えていた。 出力別にラインナップされた製品の数と同じ数の種類
のトランジスタチップが必要になるため、マスク種類が
多くなる。 製品所要変動に対し、出力別に作成したトランジスタ
チップは互換性のない専用チップであるため、互いに振
分けができず、チップ不足或いは過剰に陥り易い。 高出力が要求される様な特殊カスタム仕様に対し、専
用トランジスタチップの中から選別して組立投入するか
又は、組立後選別スクリーニングすることになるため、
投入チップ不足又は特殊カスタム仕様外れ品の不動在庫
増大を招き易い。出力別にラインナップされた製品に
使用するトランジスタチップは、各々その大きさが異な
るため、マウント部材、パッケージ等の組立用部材の種
類が多くなり、部材管理が複雑になる上不動在庫となり
易い。
用するパワートランジスタは少量多品種のものが多く、
ウエハ投入及び製品組立投入の管理が難しいため、トラ
ンジスタチップの不動仕掛り在庫や投入すべきトランジ
スタチップ不足を招き易く、従来のトランジスタチップ
を製品組立する場合、以下の課題を抱えていた。 出力別にラインナップされた製品の数と同じ数の種類
のトランジスタチップが必要になるため、マスク種類が
多くなる。 製品所要変動に対し、出力別に作成したトランジスタ
チップは互換性のない専用チップであるため、互いに振
分けができず、チップ不足或いは過剰に陥り易い。 高出力が要求される様な特殊カスタム仕様に対し、専
用トランジスタチップの中から選別して組立投入するか
又は、組立後選別スクリーニングすることになるため、
投入チップ不足又は特殊カスタム仕様外れ品の不動在庫
増大を招き易い。出力別にラインナップされた製品に
使用するトランジスタチップは、各々その大きさが異な
るため、マウント部材、パッケージ等の組立用部材の種
類が多くなり、部材管理が複雑になる上不動在庫となり
易い。
【０００４】そこで、本発明の技術的課題は、上記欠点
に鑑み、Ｇａ・Ａｓ・ＦＥＴに使用するトランジスタチ
ップを一種類のチップで実現する半導体トランジスタチ
ップを提供することである。
に鑑み、Ｇａ・Ａｓ・ＦＥＴに使用するトランジスタチ
ップを一種類のチップで実現する半導体トランジスタチ
ップを提供することである。
【０００５】
【課題を解決するための手段】本発明によれば半導体チ
ップ上に、ゲート幅の互いに異なるトランジスタを複数
個形成し、互いの電極を絶縁して独立して並べたことを
特徴とする半導体トランジスタチップが得られる。ま
た、本発明によれば請求項１記載の半導体トランジスタ
チップにおいて、前記トランジスタはガリウム・ヒ素電
界効果トランジスタであることを特徴とする半導体トラ
ンジスタチップが得られる。
ップ上に、ゲート幅の互いに異なるトランジスタを複数
個形成し、互いの電極を絶縁して独立して並べたことを
特徴とする半導体トランジスタチップが得られる。ま
た、本発明によれば請求項１記載の半導体トランジスタ
チップにおいて、前記トランジスタはガリウム・ヒ素電
界効果トランジスタであることを特徴とする半導体トラ
ンジスタチップが得られる。
【０００６】即ち、本発明のトランジスタチップは、ゲ
ート幅（すなわちクシの本数）の異なるトランジスタを
数個トランジスタチップ上に形成し各々のトランジスタ
の電極を互いに接続しないで配置した構造となってい
る。
ート幅（すなわちクシの本数）の異なるトランジスタを
数個トランジスタチップ上に形成し各々のトランジスタ
の電極を互いに接続しないで配置した構造となってい
る。
【０００７】
【作用】トランジスタ出力はゲート幅が大きい程大きく
なるので、ゲート幅の異なるトランジスタ（以下トラン
ジスタセルと称す）を数個配置したトランジスタチップ
を作成し、製品組立の際にボンディング有無により使用
するトランジスタセルを選択すれば、それぞれのトラン
ジスタセルのゲート幅の総和として１個のトランジスタ
チップは動作するので、１個のトランジスタチップを用
いるだけで、ボンディングにより使用するトランジスタ
セルを換えることにより、種々の出力の製品に対応させ
ることができる。
なるので、ゲート幅の異なるトランジスタ（以下トラン
ジスタセルと称す）を数個配置したトランジスタチップ
を作成し、製品組立の際にボンディング有無により使用
するトランジスタセルを選択すれば、それぞれのトラン
ジスタセルのゲート幅の総和として１個のトランジスタ
チップは動作するので、１個のトランジスタチップを用
いるだけで、ボンディングにより使用するトランジスタ
セルを換えることにより、種々の出力の製品に対応させ
ることができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明ＧａＡｓＦＥＴトランジスタ
チップの一実施例の上面外観図である。本トランジスタ
チップ上に構成されたトランジスタセルＴ1 〜Ｔ5 は、
ソース電極パッドＳは共通であるが、ドレイン電極パッ
ドＤをゲート電極パッドＧは各々別々になっており、ト
ランジスタチップ上メッキ配線等により接続されてはお
らず、トランジスタセルは独立して配置されている。
チップの一実施例の上面外観図である。本トランジスタ
チップ上に構成されたトランジスタセルＴ1 〜Ｔ5 は、
ソース電極パッドＳは共通であるが、ドレイン電極パッ
ドＤをゲート電極パッドＧは各々別々になっており、ト
ランジスタチップ上メッキ配線等により接続されてはお
らず、トランジスタセルは独立して配置されている。
【００１０】各トランジスタセルのデータを表１に示
す。
す。
【００１１】
【表１】
【００１２】トランジスタセルＴ3 のみがゲート幅６０
０μｍで他は１４００μｍである。従って、トランジス
タセルＴ3 のゲート電極パッドとドレイン電極パッドを
ボンディングにてパッケージリードに接続することによ
り０．２Ｗ出力の製品が得られ、トランジスタセル
Ｔ2 ，Ｔ4 のゲート電極パットＧ及びドレイン電極パッ
ドＤをパッケージリードにボンディングすると０．８Ｗ
出力の製品が得られ、トランジスタセルＴ1 ，Ｔ2 ，Ｔ
4 ，Ｔ5 のゲート電極Ｇとドレイン電極パッドＤをパッ
ケージリードにボンディングすると１．６Ｗ出力の製品
が得られ、従来、前記３種の出力に対応する製品が、３
種類のトランジスタチップを必要としたのに対し、本発
明トランジスタチップでは１種類のトランジスタチップ
で実現できる。
０μｍで他は１４００μｍである。従って、トランジス
タセルＴ3 のゲート電極パッドとドレイン電極パッドを
ボンディングにてパッケージリードに接続することによ
り０．２Ｗ出力の製品が得られ、トランジスタセル
Ｔ2 ，Ｔ4 のゲート電極パットＧ及びドレイン電極パッ
ドＤをパッケージリードにボンディングすると０．８Ｗ
出力の製品が得られ、トランジスタセルＴ1 ，Ｔ2 ，Ｔ
4 ，Ｔ5 のゲート電極Ｇとドレイン電極パッドＤをパッ
ケージリードにボンディングすると１．６Ｗ出力の製品
が得られ、従来、前記３種の出力に対応する製品が、３
種類のトランジスタチップを必要としたのに対し、本発
明トランジスタチップでは１種類のトランジスタチップ
で実現できる。
【００１３】図２は本発明ＧａＡｓＦＥＴトランジスタ
チップの第２実施例である。本トランジスタチップ上に
は４個の独立したトランジスタセルＴ1 〜Ｔ4 が形成さ
れており、それらのデータは表２に示す通りである。
チップの第２実施例である。本トランジスタチップ上に
は４個の独立したトランジスタセルＴ1 〜Ｔ4 が形成さ
れており、それらのデータは表２に示す通りである。
【００１４】
【表２】
【００１５】本トランジスタチップに使用しているトラ
ンジスタセルのゲート幅は、任意のトランジスタセルを
ボンディングにより選択することによって出力０．１Ｗ
から１．５Ｗまで０．１Ｗ間隔で任意の出力を得られる
様に決めてある。例えばトランジスタセルＴ2 ，Ｔ4 を
選択すれば０．６Ｗの製品を得ることができ、トランジ
スタセルＴ1 ，Ｔ2 ，Ｔ4 を選択すれば０．７Ｗの製品
を得ることができる。従って、０．１Ｗから１．５Ｗの
範囲内で１５種類の製品出力に１個のトランジスタチッ
プにて対応することが可能になる。
ンジスタセルのゲート幅は、任意のトランジスタセルを
ボンディングにより選択することによって出力０．１Ｗ
から１．５Ｗまで０．１Ｗ間隔で任意の出力を得られる
様に決めてある。例えばトランジスタセルＴ2 ，Ｔ4 を
選択すれば０．６Ｗの製品を得ることができ、トランジ
スタセルＴ1 ，Ｔ2 ，Ｔ4 を選択すれば０．７Ｗの製品
を得ることができる。従って、０．１Ｗから１．５Ｗの
範囲内で１５種類の製品出力に１個のトランジスタチッ
プにて対応することが可能になる。
【００１６】
【発明の効果】以上説明したように本発明は、１個のト
ランジスタチップ上にゲート幅の異なるトランジスタセ
ルを独立して配置し、ボンディングにより任意のトラン
ジスタセルを選択することによって、出力別にラインナ
ップされた数種の製品に対し１種類のトランジスタチッ
プにて対応できるため、「発明が解決しようとする課
題」の項で述べた〜の課題を解決することができ
る。
ランジスタチップ上にゲート幅の異なるトランジスタセ
ルを独立して配置し、ボンディングにより任意のトラン
ジスタセルを選択することによって、出力別にラインナ
ップされた数種の製品に対し１種類のトランジスタチッ
プにて対応できるため、「発明が解決しようとする課
題」の項で述べた〜の課題を解決することができ
る。
【図１】本発明トランジスタチップ実施例１の上面外観
図である。
図である。
【図２】本発明トランジスタチップ実施例２の上面外観
図である。
図である。
【図３】従来のトランジスタチップ例である。
Ｄ ドレイン電極パッド Ｇ ゲート電極パッド Ｓ ソース電極パッド Ｔ1 〜Ｔ5 トランジスタセル
Claims (2)
- 【請求項１】 半導体チップ上に、ゲート幅の互いに異
なるトランジスタを複数個形成し、互いの電極を絶縁し
て独立して並べたことを特徴とする半導体トランジスタ
チップ。 - 【請求項２】 請求項１記載の半導体トランジスタチッ
プにおいて、前記トランジスタはガリウム・ヒ素電界効
果トランジスタであることを特徴とする半導体トランジ
スタチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34302791A JPH05175497A (ja) | 1991-12-25 | 1991-12-25 | 半導体トランジスタチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34302791A JPH05175497A (ja) | 1991-12-25 | 1991-12-25 | 半導体トランジスタチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175497A true JPH05175497A (ja) | 1993-07-13 |
Family
ID=18358373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34302791A Pending JPH05175497A (ja) | 1991-12-25 | 1991-12-25 | 半導体トランジスタチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175497A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173868A (ja) * | 1982-04-06 | 1983-10-12 | Mitsubishi Electric Corp | Ｍｏｓ形電界効果トランジスタ |
| JPS6037158A (ja) * | 1983-08-08 | 1985-02-26 | Nec Ic Microcomput Syst Ltd | Ｍｏｓ型集積回路 |
| JPS6037159A (ja) * | 1983-08-08 | 1985-02-26 | Nec Ic Microcomput Syst Ltd | Ｍｏｓ型集積回路 |
| JPS63207149A (ja) * | 1987-02-23 | 1988-08-26 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
| JPH02110943A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 電界効果トランジスタ |
-
1991
- 1991-12-25 JP JP34302791A patent/JPH05175497A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173868A (ja) * | 1982-04-06 | 1983-10-12 | Mitsubishi Electric Corp | Ｍｏｓ形電界効果トランジスタ |
| JPS6037158A (ja) * | 1983-08-08 | 1985-02-26 | Nec Ic Microcomput Syst Ltd | Ｍｏｓ型集積回路 |
| JPS6037159A (ja) * | 1983-08-08 | 1985-02-26 | Nec Ic Microcomput Syst Ltd | Ｍｏｓ型集積回路 |
| JPS63207149A (ja) * | 1987-02-23 | 1988-08-26 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
| JPH02110943A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990609 |