JPH05206390A - Ｉ２ｌゲートを備えた半導体装置 - Google Patents
Ｉ２ｌゲートを備えた半導体装置Info
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- JPH05206390A JPH05206390A JP4034490A JP3449092A JPH05206390A JP H05206390 A JPH05206390 A JP H05206390A JP 4034490 A JP4034490 A JP 4034490A JP 3449092 A JP3449092 A JP 3449092A JP H05206390 A JPH05206390 A JP H05206390A
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- JP
- Japan
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- layer
- gate
- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 高速動作が可能なＩ2 Ｌゲートを備えた半導
体装置を提供する。 【構成】 Ｎ型シリコン基板１１の上に、Ｐ型のβ−Ｓ
ｉＣ層１２とＰ型のＳｉＧｅ層１３を、ＳｉＧｅ層１３
の上にＮ型のポリシリコン層１４をそれぞれ形成する。
ラテラルＰＮＰトランジスタのエミッタ領域であるβ−
ＳｉＣ層１２の禁制帯幅は、ベース領域であるシリコン
基板１１のそれよりも広く、また、逆ＮＰＮトランジス
タのエミッタ領域であるシリコン基板１１の禁制帯幅
は、ベース領域であるＳｉＧｅ層１３のそれよりも広く
なっているので、エミッタ注入効率が高くなる。したが
って、ベース領域の濃度を上げても、エミッタ注入効率
が高いので電流増幅率が下がることがなく、Ｉ2 Ｌゲー
トの高速化を図ることができる。
体装置を提供する。 【構成】 Ｎ型シリコン基板１１の上に、Ｐ型のβ−Ｓ
ｉＣ層１２とＰ型のＳｉＧｅ層１３を、ＳｉＧｅ層１３
の上にＮ型のポリシリコン層１４をそれぞれ形成する。
ラテラルＰＮＰトランジスタのエミッタ領域であるβ−
ＳｉＣ層１２の禁制帯幅は、ベース領域であるシリコン
基板１１のそれよりも広く、また、逆ＮＰＮトランジス
タのエミッタ領域であるシリコン基板１１の禁制帯幅
は、ベース領域であるＳｉＧｅ層１３のそれよりも広く
なっているので、エミッタ注入効率が高くなる。したが
って、ベース領域の濃度を上げても、エミッタ注入効率
が高いので電流増幅率が下がることがなく、Ｉ2 Ｌゲー
トの高速化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特
に、Ｉ2 Ｌ（Integrated Injection Logic) ゲートを備
えた半導体装置に関する。
に、Ｉ2 Ｌ（Integrated Injection Logic) ゲートを備
えた半導体装置に関する。
【０００２】
【従来の技術】周知のようにＩ2 Ｌゲートは、バイポー
ラ回路でありながら、トランジスタの分離を必要としな
い簡素な構造の論理ゲートであるので、低消費電力化お
よび高密度集積化が可能であり、半導体集積回路に広く
用いられている。
ラ回路でありながら、トランジスタの分離を必要としな
い簡素な構造の論理ゲートであるので、低消費電力化お
よび高密度集積化が可能であり、半導体集積回路に広く
用いられている。
【０００３】以下、図３および図４を参照して、従来の
Ｉ2 Ｌゲートの構造を簡単に説明する。図３はＩ2 Ｌゲ
ートの素子構造を示した断面図、図４はその等価回路図
である。
Ｉ2 Ｌゲートの構造を簡単に説明する。図３はＩ2 Ｌゲ
ートの素子構造を示した断面図、図４はその等価回路図
である。
【０００４】図３に示すように、Ｎ+ 型のシリコン基板
１の上にＮ型のエピタキシャル層２が堆積されており、
このエピタキシャル層２にＰ型の不純物拡散層３，４が
それぞれ形成されている。また、不純物拡散層４の領域
内にＮ型の２つの不純物拡散層５が形成されている。図
中、符号Ｔｒ１で示した斜線領域は、ＰＮＰ型のラテラ
ルトランジスタを構成している。また、符号Ｔｒ２で示
した斜線領域は、通常のプレーナ型トランジスタとは逆
向きになったＮＰＮ型のトランジスタを構成している。
同図から明らかなように、ラテラルＰＮＰトランジスタ
Ｔｒ１のベース領域とコレクタ領域とは、逆ＮＰＮトラ
ンジスタＴｒ２のエミッタ領域とベース領域にそれぞれ
兼用されることにより、各トランジスタの分離と配線が
省略されている。
１の上にＮ型のエピタキシャル層２が堆積されており、
このエピタキシャル層２にＰ型の不純物拡散層３，４が
それぞれ形成されている。また、不純物拡散層４の領域
内にＮ型の２つの不純物拡散層５が形成されている。図
中、符号Ｔｒ１で示した斜線領域は、ＰＮＰ型のラテラ
ルトランジスタを構成している。また、符号Ｔｒ２で示
した斜線領域は、通常のプレーナ型トランジスタとは逆
向きになったＮＰＮ型のトランジスタを構成している。
同図から明らかなように、ラテラルＰＮＰトランジスタ
Ｔｒ１のベース領域とコレクタ領域とは、逆ＮＰＮトラ
ンジスタＴｒ２のエミッタ領域とベース領域にそれぞれ
兼用されることにより、各トランジスタの分離と配線が
省略されている。
【０００５】図４に示すように、ラテラルＰＮＰトラン
ジスタＴｒ１は定電流源として作用し、入力端子Ｂに印
加される電圧によって、そのコレクタ電流の向きが変化
する。すなわち、端子Ｂに低レベル電圧が印加される
と、トランジスタＴｒ１のコレクタ電流は入力端子Ｂ側
に流れて逆ＮＰＮトランジスタＴｒ２がＯＦＦ状態にな
り、コレクタ端子Ｃ1 ，Ｃ2 に高レベル電圧が出力され
る。逆に、端子Ｂに高レベル電圧が印加されると、トラ
ンジスタＴｒ１のコレクタ電流はトランジスタＴｒ２の
ベースに流れ込んでトランジスタＴｒ２がＯＮ状態にな
り、コレクタ端子Ｃ1 ，Ｃ2 に低レベル電圧が出力され
る。このようにＩ2 Ｌゲートは基本的にはインバータで
あるが、これを組み合わせることによって、ＯＲ、ＮＯ
Ｒなどのゲートを構成することができる。
ジスタＴｒ１は定電流源として作用し、入力端子Ｂに印
加される電圧によって、そのコレクタ電流の向きが変化
する。すなわち、端子Ｂに低レベル電圧が印加される
と、トランジスタＴｒ１のコレクタ電流は入力端子Ｂ側
に流れて逆ＮＰＮトランジスタＴｒ２がＯＦＦ状態にな
り、コレクタ端子Ｃ1 ，Ｃ2 に高レベル電圧が出力され
る。逆に、端子Ｂに高レベル電圧が印加されると、トラ
ンジスタＴｒ１のコレクタ電流はトランジスタＴｒ２の
ベースに流れ込んでトランジスタＴｒ２がＯＮ状態にな
り、コレクタ端子Ｃ1 ，Ｃ2 に低レベル電圧が出力され
る。このようにＩ2 Ｌゲートは基本的にはインバータで
あるが、これを組み合わせることによって、ＯＲ、ＮＯ
Ｒなどのゲートを構成することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、この種の論理ゲートは出来る限り高速
動作が望まれている。そこで、ベース領域の濃度を上げ
ることによりベース抵抗を下げる手立ても考えられる
が、従来のＩ2 Ｌゲートはシリコン結晶のホモ接合によ
って構成されているので、ベース領域の濃度をあまり高
くすると、ベース領域からエミッタ領域へのキャリア
（ＮＰＮ型トランジスタでは正孔、ＰＮＰ型トランジス
タでは電子）の逆注入が増加してエミッタの注入効率が
低下し、その結果、電流利得（ｈFE）が低下するという
不都合を招く。このような理由により、従来のＩ2 Ｌゲ
ートでは、ベース領域の濃度をあまり高くすることがで
きないために、高速動作を実現することが困難であっ
た。
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、この種の論理ゲートは出来る限り高速
動作が望まれている。そこで、ベース領域の濃度を上げ
ることによりベース抵抗を下げる手立ても考えられる
が、従来のＩ2 Ｌゲートはシリコン結晶のホモ接合によ
って構成されているので、ベース領域の濃度をあまり高
くすると、ベース領域からエミッタ領域へのキャリア
（ＮＰＮ型トランジスタでは正孔、ＰＮＰ型トランジス
タでは電子）の逆注入が増加してエミッタの注入効率が
低下し、その結果、電流利得（ｈFE）が低下するという
不都合を招く。このような理由により、従来のＩ2 Ｌゲ
ートでは、ベース領域の濃度をあまり高くすることがで
きないために、高速動作を実現することが困難であっ
た。
【０００７】本発明は、このような事情に鑑みてなされ
たものであって、高速動作が可能なＩ2 Ｌゲートを備え
た半導体装置を提供することを目的としている。
たものであって、高速動作が可能なＩ2 Ｌゲートを備え
た半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明に係るＩ2 Ｌゲートを備えた半導体装置は、
第１導電型の半導体層上に、第２導電型で前記半導体層
よりも禁制帯幅の広い第１半導体領域と、第２導電型で
前記半導体層よりも禁制帯幅の狭い第２半導体領域とを
それぞれ形成し、かつ、前記第２半導体領域上に第１導
電型の第３半導体領域を形成したものである。具体的に
は、第１導電型のシリコン基板上に、第２導電型のβ−
ＳｉＣ領域と、第２導電型のＳｉＧｅ領域とをそれぞれ
形成し、かつ、前記ＳｉＧｅ領域上に第１導電型のポリ
シリコン領域を形成する。
的を達成するために、次のような構成をとる。すなわ
ち、本発明に係るＩ2 Ｌゲートを備えた半導体装置は、
第１導電型の半導体層上に、第２導電型で前記半導体層
よりも禁制帯幅の広い第１半導体領域と、第２導電型で
前記半導体層よりも禁制帯幅の狭い第２半導体領域とを
それぞれ形成し、かつ、前記第２半導体領域上に第１導
電型の第３半導体領域を形成したものである。具体的に
は、第１導電型のシリコン基板上に、第２導電型のβ−
ＳｉＣ領域と、第２導電型のＳｉＧｅ領域とをそれぞれ
形成し、かつ、前記ＳｉＧｅ領域上に第１導電型のポリ
シリコン領域を形成する。
【０００９】
【作用】本発明の作用は次のとおりである。Ｉ2 Ｌゲー
トのラテラルトランジスタは、エミッタ領域に相当する
第１半導体領域（具体的にはβ−ＳｉＣ）と、ベース領
域に相当する半導体層（具体的にはシリコン基板）と、
コレクタ領域に相当する第２半導体領域（具体的にはＳ
ｉＧｅ）とのヘテロ接合によって構成される。また、Ｉ
2 Ｌゲートの逆トランジスタは、エミッタ領域に相当す
る半導体層（具体的にはシリコン基板）と、ベース領域
に相当する第２半導体領域（具体的にはＳｉＧｅ）と、
コレクタ領域に相当する第３半導体領域（具体的にはポ
リシリコン領域）とのヘテロ接合によって構成される。
トのラテラルトランジスタは、エミッタ領域に相当する
第１半導体領域（具体的にはβ−ＳｉＣ）と、ベース領
域に相当する半導体層（具体的にはシリコン基板）と、
コレクタ領域に相当する第２半導体領域（具体的にはＳ
ｉＧｅ）とのヘテロ接合によって構成される。また、Ｉ
2 Ｌゲートの逆トランジスタは、エミッタ領域に相当す
る半導体層（具体的にはシリコン基板）と、ベース領域
に相当する第２半導体領域（具体的にはＳｉＧｅ）と、
コレクタ領域に相当する第３半導体領域（具体的にはポ
リシリコン領域）とのヘテロ接合によって構成される。
【００１０】ラテラルトランジスタのエミッタ領域であ
る第１半導体領域は、ベース領域である半導体層よりも
禁制帯幅が広く、また、逆トランジスタのエミッタ領域
である半導体層は、ベース領域である第２半導体領域よ
りも禁制帯幅が広いので、両トランジスタのエミッタ注
入効率が高くなる。したがって、ベース抵抗を下げるこ
とにより、両トランジスタの電流増幅率を低下させるこ
となく、Ｉ2 Ｌゲートの高速化が図られる。
る第１半導体領域は、ベース領域である半導体層よりも
禁制帯幅が広く、また、逆トランジスタのエミッタ領域
である半導体層は、ベース領域である第２半導体領域よ
りも禁制帯幅が広いので、両トランジスタのエミッタ注
入効率が高くなる。したがって、ベース抵抗を下げるこ
とにより、両トランジスタの電流増幅率を低下させるこ
となく、Ｉ2 Ｌゲートの高速化が図られる。
【００１１】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明に係るＩ2 Ｌゲートを備えた半導
体装置の一実施例の素子構造を示した断面図である。
明する。図１は本発明に係るＩ2 Ｌゲートを備えた半導
体装置の一実施例の素子構造を示した断面図である。
【００１２】図中、符号１１はＮ型のシリコン基板であ
る。このシリコン基板１１は、本発明にけおける第１導
電型の半導体層に相当する。シリコン基板１１の上に、
本発明における第１半導体領域に相当するＰ型のβ−Ｓ
ｉＣ層１２と、本発明における第２半導体領域に相当す
るＰ型のＳｉＧｅ層１３とがそれぞれ形成されている。
ＳｉＧｅ層１３の上に、本発明における第３半導体領域
に相当するＮ型の２つのポリシリコン層１４が形成され
ている。なお、１５はシリコン酸化膜、１６は金属配線
である。
る。このシリコン基板１１は、本発明にけおける第１導
電型の半導体層に相当する。シリコン基板１１の上に、
本発明における第１半導体領域に相当するＰ型のβ−Ｓ
ｉＣ層１２と、本発明における第２半導体領域に相当す
るＰ型のＳｉＧｅ層１３とがそれぞれ形成されている。
ＳｉＧｅ層１３の上に、本発明における第３半導体領域
に相当するＮ型の２つのポリシリコン層１４が形成され
ている。なお、１５はシリコン酸化膜、１６は金属配線
である。
【００１３】上述したβ−ＳｉＣ層１２、シリコン基板
１１、ＳｉＧｅ層１３は、Ｉ2 ＬゲートのラテラルＰＮ
Ｐトランジスタのエミッタ領域、ベース領域、コレクタ
領域にそれぞれ相当する。また、シリコン基板１１、Ｓ
ｉＧｅ層１３、ポリシリコン層１４は、Ｉ2 Ｌゲートの
逆ＮＰＮトランジスタのエミッタ領域、ベース領域、コ
レクタ領域にそれぞれ相当する。ラテラルＰＮＰトラン
ジスタのエミッタ領域であるβ−ＳｉＣ層１２の禁制帯
幅は、ベース領域であるシリコン基板１１のそれよりも
広くなっている。また、逆ＮＰＮトランジスタのエミッ
タ領域であるシリコン基板１１の禁制帯幅は、ベース領
域であるＳｉＧｅ層１３のそれよりも広くなっている。
因みに、β−ＳｉＣ層１２の禁制帯幅は約２．２ｅＶで
あり、シリコン基板１１のそれは約１．１２ｅＶ、Ｓｉ
Ｇｅ層１３のそれは約０．８〜０．９ｅＶである。
１１、ＳｉＧｅ層１３は、Ｉ2 ＬゲートのラテラルＰＮ
Ｐトランジスタのエミッタ領域、ベース領域、コレクタ
領域にそれぞれ相当する。また、シリコン基板１１、Ｓ
ｉＧｅ層１３、ポリシリコン層１４は、Ｉ2 Ｌゲートの
逆ＮＰＮトランジスタのエミッタ領域、ベース領域、コ
レクタ領域にそれぞれ相当する。ラテラルＰＮＰトラン
ジスタのエミッタ領域であるβ−ＳｉＣ層１２の禁制帯
幅は、ベース領域であるシリコン基板１１のそれよりも
広くなっている。また、逆ＮＰＮトランジスタのエミッ
タ領域であるシリコン基板１１の禁制帯幅は、ベース領
域であるＳｉＧｅ層１３のそれよりも広くなっている。
因みに、β−ＳｉＣ層１２の禁制帯幅は約２．２ｅＶで
あり、シリコン基板１１のそれは約１．１２ｅＶ、Ｓｉ
Ｇｅ層１３のそれは約０．８〜０．９ｅＶである。
【００１４】上述のようなヘテロ接合を用いて、ラテラ
ルＰＮＰトランジスタおよび逆ＮＰＮトランジスタの各
エミッタ領域の禁制帯幅を、各ベース領域の禁制帯幅よ
りも広く設定することにより、ベース領域からエミッタ
領域へのキャリア（ＮＰＮ型トランジスタでは正孔、Ｐ
ＮＰ型トランジスタでは電子）の逆注入を減らし、両ト
ランジスタのエミッタ注入効率を上げることができる。
したがって、各ベース領域の濃度を上げて、その抵抗値
を低く設定しても、エミッタ注入効率が高いのでトラン
ジスタの電流増幅率が下がることがなく、Ｉ2 Ｌゲート
の高速化を図ることができる。
ルＰＮＰトランジスタおよび逆ＮＰＮトランジスタの各
エミッタ領域の禁制帯幅を、各ベース領域の禁制帯幅よ
りも広く設定することにより、ベース領域からエミッタ
領域へのキャリア（ＮＰＮ型トランジスタでは正孔、Ｐ
ＮＰ型トランジスタでは電子）の逆注入を減らし、両ト
ランジスタのエミッタ注入効率を上げることができる。
したがって、各ベース領域の濃度を上げて、その抵抗値
を低く設定しても、エミッタ注入効率が高いのでトラン
ジスタの電流増幅率が下がることがなく、Ｉ2 Ｌゲート
の高速化を図ることができる。
【００１５】次に、図１に示した半導体装置の製造方法
を図２を参照して説明する。図２の（ａ）を参照する。
Ｎ型のシリコン基板１１の上にＣＶＤ（ChemicalVapor
Deposition)法により、シリコン酸化膜１７を約２００
０オングストローム成長させ、ＳｉＧｅ層１３を堆積す
る部分をフォトエッチング法により開口する。
を図２を参照して説明する。図２の（ａ）を参照する。
Ｎ型のシリコン基板１１の上にＣＶＤ（ChemicalVapor
Deposition)法により、シリコン酸化膜１７を約２００
０オングストローム成長させ、ＳｉＧｅ層１３を堆積す
る部分をフォトエッチング法により開口する。
【００１６】図２の（ｂ）を参照する。ＭＢＥ（Molecu
lar Beam Epitaxy) 法により、ＳｉＧｅ層１３を約１０
００オングストローム、エピタキシャル成長させる。イ
オン注入によりボロン（Ｂ+ ）を打ち込んで、ＳｉＧｅ
層１３をＰ型にする。ＨＦ溶液でシリコン酸化膜１７を
除去することにより、開口部分に堆積されたＳｉＧｅ層
１３だけを残す。
lar Beam Epitaxy) 法により、ＳｉＧｅ層１３を約１０
００オングストローム、エピタキシャル成長させる。イ
オン注入によりボロン（Ｂ+ ）を打ち込んで、ＳｉＧｅ
層１３をＰ型にする。ＨＦ溶液でシリコン酸化膜１７を
除去することにより、開口部分に堆積されたＳｉＧｅ層
１３だけを残す。
【００１７】図２の（ｃ）を参照する。ＣＶＤ法によ
り、シリコン酸化膜１８を約５０００オングストローム
成長させる。β−ＳｉＣ層１２を堆積する部分をフォト
エッチング法により開口し、β−ＳｉＣ層１２をＣＶＤ
法により約１０００オングストローム堆積する。具体的
には、材料ガスとしてＳｉ2 Ｈ6 とＣ2 Ｈ2 を用い、ド
ーパントとしてＢ2 Ｈ6 を用い、これらを約１１５０℃
の雰囲気で反応させることにより、Ｐ型のβ−ＳｉＣ層
１２を得る。
り、シリコン酸化膜１８を約５０００オングストローム
成長させる。β−ＳｉＣ層１２を堆積する部分をフォト
エッチング法により開口し、β−ＳｉＣ層１２をＣＶＤ
法により約１０００オングストローム堆積する。具体的
には、材料ガスとしてＳｉ2 Ｈ6 とＣ2 Ｈ2 を用い、ド
ーパントとしてＢ2 Ｈ6 を用い、これらを約１１５０℃
の雰囲気で反応させることにより、Ｐ型のβ−ＳｉＣ層
１２を得る。
【００１８】図２の（ｄ）を参照する。シリコン酸化膜
１８を約２０００オングストローム除去した後、ＳｉＧ
ｅ層１３上でポリシリコン層１４を堆積する部分をフォ
トエッチング法により開口する。ポリシリコン層１４を
ＣＶＤ法により堆積する。具体的には、ＳｉＨ4 を熱分
解するときに、ＰＨ3 をドーパントとして加えることに
より、Ｎ型のポリシリコン層１４を得る。ポリシリコン
層１４の不要部分をフォトエッチング法により除去し
て、開口部分のポリシリコン層１４だけを残す。
１８を約２０００オングストローム除去した後、ＳｉＧ
ｅ層１３上でポリシリコン層１４を堆積する部分をフォ
トエッチング法により開口する。ポリシリコン層１４を
ＣＶＤ法により堆積する。具体的には、ＳｉＨ4 を熱分
解するときに、ＰＨ3 をドーパントとして加えることに
より、Ｎ型のポリシリコン層１４を得る。ポリシリコン
層１４の不要部分をフォトエッチング法により除去し
て、開口部分のポリシリコン層１４だけを残す。
【００１９】図２の（ｅ）を参照する。シリコン酸化膜
１５をＣＶＤ法により堆積した後、電極部分を開口す
る。アルミニウム、ニッケル等の金属材料をスパッタリ
ング法等により被着し、フォトエッチング法により金属
配線１６を形成する。
１５をＣＶＤ法により堆積した後、電極部分を開口す
る。アルミニウム、ニッケル等の金属材料をスパッタリ
ング法等により被着し、フォトエッチング法により金属
配線１６を形成する。
【００２０】なお、上述の実施例では、第１半導体領域
としてシリコン基板１１よりも禁制帯幅の広いβ−Ｓｉ
Ｃ層１２を用いたが、これに替えてα−ＳｉＣ層を用い
てもよい。
としてシリコン基板１１よりも禁制帯幅の広いβ−Ｓｉ
Ｃ層１２を用いたが、これに替えてα−ＳｉＣ層を用い
てもよい。
【００２１】また、実施例では逆ＮＰＮトランジスタの
コレクタ領域（ポリシリコン層１４）を２つ形成した
が、本発明はこれに限定されず、その個数は任意であ
る。
コレクタ領域（ポリシリコン層１４）を２つ形成した
が、本発明はこれに限定されず、その個数は任意であ
る。
【００２２】さらに、実施例ではラテラルＰＮＰトラン
ジスタと逆ＮＰＮトランジスタとからなるＩ2 Ｌゲート
を例にとって説明したが、本発明はラテラルＮＰＮトラ
ンジスタと逆ＰＮＰトランジスタとからなるＩ2 Ｌゲー
トにも適用することができる。
ジスタと逆ＮＰＮトランジスタとからなるＩ2 Ｌゲート
を例にとって説明したが、本発明はラテラルＮＰＮトラ
ンジスタと逆ＰＮＰトランジスタとからなるＩ2 Ｌゲー
トにも適用することができる。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、Ｉ2 Ｌゲートを構成するラテラルトランジス
タのエミッタ領域である第１半導体領域は、そのベース
領域である半導体層よりも禁制帯幅が広く、また、逆ト
ランジスタのエミッタ領域である半導体層は、そのベー
ス領域である第２半導体領域よりも禁制帯幅が広いの
で、両トランジスタのエミッタ注入効率を高めることが
できる。したがって、ベース領域の濃度を上げてベース
抵抗を下げても、エミッタ注入効率が高いので両トラン
ジスタの電流増幅率を下げることなく、Ｉ2 Ｌゲートの
高速化を図ることができる。
によれば、Ｉ2 Ｌゲートを構成するラテラルトランジス
タのエミッタ領域である第１半導体領域は、そのベース
領域である半導体層よりも禁制帯幅が広く、また、逆ト
ランジスタのエミッタ領域である半導体層は、そのベー
ス領域である第２半導体領域よりも禁制帯幅が広いの
で、両トランジスタのエミッタ注入効率を高めることが
できる。したがって、ベース領域の濃度を上げてベース
抵抗を下げても、エミッタ注入効率が高いので両トラン
ジスタの電流増幅率を下げることなく、Ｉ2 Ｌゲートの
高速化を図ることができる。
【図１】本発明に係るＩ2 Ｌゲートを備えた半導体装置
の一実施例の素子構造を示した断面図である。
の一実施例の素子構造を示した断面図である。
【図２】実施例に係る半導体装置の製造方法の説明に供
する断面図である。
する断面図である。
【図３】従来のＩ2 Ｌゲートの素子構造を示した断面図
である。
である。
【図４】Ｉ2 Ｌゲートの回路図である。
１１…シリコン基板 １２…β−ＳｉＣ層 １３…ＳｉＧｅ層 １４…ポリシリコン層 １５…シリコン酸化膜 １６…金属配線
Claims (2)
- 【請求項１】 第１導電型の半導体層上に、第２導電型
で前記半導体層よりも禁制帯幅の広い第１半導体領域
と、第２導電型で前記半導体層よりも禁制帯幅の狭い第
２半導体領域とをそれぞれ形成し、かつ、前記第２半導
体領域上に第１導電型の第３半導体領域を形成したこと
を特徴とするＩ2 Ｌゲートを備えた半導体装置。 - 【請求項２】 第１導電型のシリコン基板上に、第２導
電型のβ−ＳｉＣ領域と、第２導電型のＳｉＧｅ領域と
をそれぞれ形成し、かつ、前記ＳｉＧｅ領域上に第１導
電型のポリシリコン領域を形成したことを特徴とするＩ
2 Ｌゲートを備えた半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034490A JPH05206390A (ja) | 1992-01-23 | 1992-01-23 | Ｉ２ｌゲートを備えた半導体装置 |
| US08/007,841 US5315135A (en) | 1992-01-23 | 1993-01-22 | Semiconductor device having I2 L gate with heterojunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034490A JPH05206390A (ja) | 1992-01-23 | 1992-01-23 | Ｉ２ｌゲートを備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206390A true JPH05206390A (ja) | 1993-08-13 |
Family
ID=12415687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034490A Pending JPH05206390A (ja) | 1992-01-23 | 1992-01-23 | Ｉ２ｌゲートを備えた半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5315135A (ja) |
| JP (1) | JPH05206390A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461245A (en) * | 1994-08-24 | 1995-10-24 | At&T Corp. | Article comprising a bipolar transistor with floating base |
| WO2006058262A2 (en) * | 2004-11-23 | 2006-06-01 | Foster Ron B | Semiconductor integrated injection logic device and method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783160B2 (ja) * | 1988-01-25 | 1995-09-06 | 日本電気株式会社 | 半導体光メモリ |
-
1992
- 1992-01-23 JP JP4034490A patent/JPH05206390A/ja active Pending
-
1993
- 1993-01-22 US US08/007,841 patent/US5315135A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5315135A (en) | 1994-05-24 |
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